JPS61112419A - Pulse width converting circuit - Google Patents
Pulse width converting circuitInfo
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- JPS61112419A JPS61112419A JP23387784A JP23387784A JPS61112419A JP S61112419 A JPS61112419 A JP S61112419A JP 23387784 A JP23387784 A JP 23387784A JP 23387784 A JP23387784 A JP 23387784A JP S61112419 A JPS61112419 A JP S61112419A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス幅の短かい入力信号を、パルス幅の長い
信号に変換して出力するパルス幅変換回路に関するもの
である。特に微分パルスなどの波形変換に有効で、半導
体記憶装置などに利用できる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a pulse width conversion circuit that converts an input signal with a short pulse width into a signal with a long pulse width and outputs the signal. It is particularly effective in converting waveforms of differential pulses, etc., and can be used in semiconductor storage devices and the like.
内部同期外部非同期方式の半導体記憶装置に於ては、ア
ドレスの変化を検知するための微分回路を有し、この回
路により微分パルスを発生させている。発生した微分パ
ルスは、この半導体記憶装置の動作に必要な、一対のデ
ータ線をプリチャージするための信号及び差動増幅器を
動作状態にするための信号などに利用する。ところが、
発生した微分パルスのパルス幅は非常に短かいため、直
接この信号を前記プリチャージ信号などに利用すること
はできない。このような半導体記憶装置は、必要に応じ
たパルス幅の信号を得るためにパル７ス幅変換回路を設
けている。第１図は、従来の半導体］記憶装置に広く用
いられているパルス幅変換回路の一例である。An internally synchronous/externally asynchronous type semiconductor memory device has a differentiation circuit for detecting changes in addresses, and this circuit generates a differentiation pulse. The generated differential pulse is used as a signal for precharging a pair of data lines and a signal for activating a differential amplifier, which are necessary for the operation of this semiconductor memory device. However,
Since the pulse width of the generated differential pulse is very short, this signal cannot be directly used as the precharge signal. Such a semiconductor memory device is provided with a pulse width conversion circuit in order to obtain a signal with a pulse width as required. FIG. 1 is an example of a pulse width conversion circuit widely used in conventional semiconductor memory devices.
このパルス幅変換回路は、Ｐ型絶縁ゲート電界効果トラ
ンジスター（以後Ｐ型工ＧＦＥＴと称す。）ｙｌとＮ型
工ＧＦＦＸＴＦ２とから構成されたＯＭＯＳインバータ
ーの出力端子に抵抗Ｒ１の一端を接続し、Ｐ型工ＧＦＥ
Ｔ？３とＮ型工ＧＦＥＴ１ｉ４から構成された第２のＣ
ＭＯＳインバーターの入力端子に、抵抗Ｒ１の他端及び
負荷容ｆａ。This pulse width conversion circuit connects one end of a resistor R1 to the output terminal of an OMOS inverter composed of a P-type insulated gate field effect transistor (hereinafter referred to as P-type GFET) yl and an N-type GFFXTF2, and Moldwork GFE
T? 3 and a second C composed of N-type GFET1i4
The other end of the resistor R1 and the load capacity fa are connected to the input terminal of the MOS inverter.
１を接続した構造である。第２図及び第３図は第１図の
パルス幅変換回路のタイミングチャートである。以下第
２図及び第３図を用いて、第１図のパルス幅変換回路の
動作について説明する。This is a structure in which 1 is connected. 2 and 3 are timing charts of the pulse width conversion circuit of FIG. 1. The operation of the pulse width conversion circuit shown in FIG. 1 will be described below with reference to FIGS. 2 and 3.
第２図の信号２０，２１．２２．２５はそれぞれ第１図
ノード１０，１１．１２．１３に対応する信号である。Signals 20, 21.22.25 in FIG. 2 are signals corresponding to nodes 10, 11.12.13 in FIG. 1, respectively.
ノード１０に信号２０で示されるパルス信号が入力され
ると、ノード１１には信号２１で示されるパルス信号が
出力される。工ＧＦｌＴＦ１のコンダクタンスを工（）
ＦＫＴＩＩ’２のコンダクタンスよりも小さくすること
により、信号２１のライズタイムを長くしている。この
信号は抵抗Ｒ１を介してノード１２に伝わる。ノード１
２の信号２２の７オールタイム及びライズタイムは、抵
抗Ｒ１を介しているため、信号２１のフォルタイム及び
ライズタイムより長くなる。抵抗Ｒ１が大きいほどまた
負荷容ｆｔ０１が大きいほど、信号２２のフォールタイ
ム及びライズタイムは長くなる。信号２２が工ＧＦＥＴ
Ｆ５とＩＦ４とからなるインバーターのしきい値電圧を
超えると、ノード１５に波形整形された反転信号が出力
される。すなわち、このパルス幅変換回路は、工（）？
ＥＴＩＩ’ｊとＦ２とから構成されるインバーターのゲ
ート１０に、パルス幅の短かい信号を入力し、そのイン
バーターの出力信号２１及び２２を抵抗Ｒ１及び負荷容
量Ｃ１で鈍らせ、工ＧＶＥＴ？５と７４とから構成され
るインバーターにより信号２２を波形整形し、長いパル
ス幅の信号２５としてノード１５より出力する回路であ
る。When a pulse signal indicated by a signal 20 is input to the node 10, a pulse signal indicated by a signal 21 is outputted to the node 11. Calculate the conductance of GFlTF1 ()
By making the conductance smaller than that of FKTII'2, the rise time of the signal 21 is lengthened. This signal is transmitted to node 12 via resistor R1. node 1
The 7 all time and rise time of the signal 22 are longer than the fall time and rise time of the signal 21 because they are passed through the resistor R1. The larger the resistance R1 and the larger the load capacitance ft01, the longer the fall time and rise time of the signal 22 become. Signal 22 is an engineered GFET
When the threshold voltage of the inverter made up of F5 and IF4 is exceeded, a waveform-shaped inverted signal is output to node 15. In other words, this pulse width conversion circuit is
A signal with a short pulse width is input to the gate 10 of the inverter composed of ETII'j and F2, and the output signals 21 and 22 of the inverter are blunted by the resistor R1 and load capacitance C1. In this circuit, the waveform of the signal 22 is shaped by an inverter composed of nodes 5 and 74, and outputted from the node 15 as a signal 25 with a long pulse width.
このような構造のパルス幅変換回路では、入力信号２０
のパルス幅が、信号２２のフォールタイ ′ムより短
かくなると、パルス幅変換ができなくなる。その様子を
示したのが第３図である。第５図と第２図で同一番号の
信号は、第１図中の同一ノードの信号である。In a pulse width conversion circuit having such a structure, the input signal 20
If the pulse width of signal 22 becomes shorter than the fall time of signal 22, pulse width conversion becomes impossible. Figure 3 shows this situation. Signals with the same numbers in FIG. 5 and FIG. 2 are signals of the same nodes in FIG. 1.
ノード１０に入力される信号２Ｑのパルス幅が短かくな
っても、１Ｇ？ｌＴ？２のコンダクタンスを大きくとる
ことにより、ノード１１をロウレベルにすることはでき
る。ところが、この場合ノード１２の信号２２は完全に
ロウレベルになりきらないことがある。これは、信号２
１が抵抗Ｒ１及び負荷容ｇｅ１により鈍って伝播するた
めである。このためノード１２の信号２２に示すように
、フォールタイムが充分確保されないので、完全にロウ
レベルにならずハイレベルへと変化してしまう。Even if the pulse width of signal 2Q input to node 10 becomes shorter, 1G? lT? By increasing the conductance of node 11, node 11 can be brought to a low level. However, in this case, the signal 22 at the node 12 may not reach a completely low level. This is signal 2
1 is slowed down and propagated by the resistance R1 and the load capacitance ge1. For this reason, as shown in the signal 22 of the node 12, a sufficient fall time is not ensured, so that the signal does not completely go to low level but changes to high level.
本発明は従来回路の有するこのような欠点を除去するも
ので、その目的は従来回路では変換不可能な短かいパル
ス幅の信号をも変換することのできるパルス幅変換回路
を提供することである。The present invention aims to eliminate these drawbacks of conventional circuits, and its purpose is to provide a pulse width conversion circuit that can convert signals with short pulse widths that cannot be converted by conventional circuits. .
第１のインバーターの出力端子と抵抗または抵抗手段の
一端とを接続し、前記抵抗または抵抗手段の他端と負荷
容量及び第２のインバーターの入力端子とを接続したパ
ルス幅変換回路に於て、新たに入力端子が前記第１のイ
ンバーターの入力端子と接続され、出力端子が前記第２
のインバーターの入力端子と接続されたトランジスター
を備えた構造を有することを特徴とするパルス幅変換回
路である。In a pulse width conversion circuit, an output terminal of a first inverter is connected to one end of a resistor or resistance means, and the other end of the resistor or resistance means is connected to a load capacitor and an input terminal of a second inverter, An input terminal is newly connected to the input terminal of the first inverter, and an output terminal is connected to the input terminal of the second inverter.
A pulse width conversion circuit characterized in that it has a structure including a transistor connected to an input terminal of an inverter.
従来回路の問題点は、抵抗Ｒ１を通して工Ｇ７１！ＸＴ
？２により負荷容量の接続されているノード１２に蓄え
られた電荷をディスチャージしようとするところにあっ
た。本発明はこの点に着目しその問題の解決を計ったも
のである。すなわち、負荷抵抗Ｒ１を介さず、ノード１
１に入力される信号２８を入力信号とし、直接ノード１
２をディスチャージするトランジスターを備えることに
よって、従来回路の有する問題を解決した。The problem with the conventional circuit is that the G71! XT
? 2, the charge stored in the node 12 connected to the load capacitance was about to be discharged. The present invention focuses on this point and attempts to solve this problem. In other words, node 1 is connected without passing through load resistor R1.
The signal 28 input to node 1 is taken as an input signal, and the signal 28 input to node 1 is directly connected to node 1.
By providing a transistor for discharging 2, the problems of conventional circuits were solved.
〔実施例〕
第４図は本発明の一つの実施例である。本実施例は、１
ＧＦＦｉＴ？５と？６とから構成された第１のインバー
ターの出力端子と抵抗Ｒ２の一端とを接続し、工Ｇ？Ｋ
Ｔ１］’７と７８とから構成された第２のインバーター
の入力端子と前記抵抗Ｒ２の他端及び負荷容ｆｎ ０２
とを接続し、更に前記第２のインバーターにＮ型工ＧＥ
’ＦｉＴＦ９のドレインを接続し１、前記工Ｇ７ＥＴＦ
９の入力端子と前記第１のインバーターの入力端子とを
接続した構造である。第５図は第４図実施例のタイミン
グチャートである。第５図信号５０．５１．５２．５５
は第４図のノード４０，４１．４２．４３にそれぞれ対
応する信号である。以下第５図を用いて第４図の実施例
の動作について説明する。[Embodiment] FIG. 4 shows one embodiment of the present invention. In this example, 1
GFFiT? 5? Connect the output terminal of the first inverter consisting of G?6 and one end of the resistor R2. K
T1]'7 and 78, the input terminal of the second inverter, the other end of the resistor R2, and the load capacity fn02
and further connect the N-type GE to the second inverter.
'Connect the drain of FiTF9 1, the above-mentioned G7ETF
In this structure, the input terminal of No. 9 and the input terminal of the first inverter are connected. FIG. 5 is a timing chart of the embodiment shown in FIG. Figure 5 Signal 50.51.52.55
are signals corresponding to nodes 40, 41, 42, and 43 in FIG. 4, respectively. The operation of the embodiment shown in FIG. 4 will be described below with reference to FIG.
入力端子４０に信号５０で示されるパルスが入力される
と、Ｎ型工ＧＩＦＥＴ？６及び１１’９はオン状態とな
り、ノード４１及び４２をロウレベルにする。次に７−
ド４０がロウレベルになるのに伴ないＰ型工ＧＩＩＦｉ
Ｔ？５がオンし、ノード４１及び４２はハイレベルにな
る。Ｐ型工Ｇ？ＥＴＦ５のコンダクタンスを工Ｇ？ＥＴ
１６及び′Ｉ！９のコンダクタンスより小さくしている
ため、ノード４１及び４２の７オールタイムは信号５１
及び５２に示すように短かくなり、ライズタイムは長く
なっている。また、ノード４２がロウレベルになるとき
には、Ｎ型工ＧＦＥＴＦ９により直接ディスチャージさ
れる。このため抵抗Ｒ１を介してＮ型工ＧＦＦｉ’Ｉ’
？２によりディスチャージされる第２図ノード１２の信
号２２と比較して、信号５２の７オールタイムは非常に
短かくなっている。これに対して、ノード４２がノ・イ
レベルになるときには、抵抗Ｒ２を介してＰ型工ＧＥ’
ＫＴＩｒ５によりチャージアップされる。従って信号５
２のライズタイムは、それぞれの工Ｇ？ＥＴｓ抵抗及び
負荷容量が等しいという条件のもとで、抵抗Ｒ１を介し
てＰ型工ＧＩＫＴＩＦ１によりチャージアップされる信
号２２のライズタイムに等しくなる。信号５２が工Ｇ？
ＥＴＦ７と′Ｉ！８とからなるインバーターのしきい値
電圧を超えると、ノード４５に波形整形された反転信号
５５が出力される〔効果〕
このような本発明４は、そのゲートカ７一ド４０に接続
され、そのドレインがノード４２に接続された工ＧＦＥ
Ｔ１？？を備えることにより、ノード４０に入力される
信号の立ち上りで、ノード４２を直接ディスチャージす
ることに特徴がある。このためノード４２の信号の７オ
ールタイムは、従来回路のノード１２の信号２２のフォ
ールタイムより短かくなっている。これらのパルス幅変
換回路では、それぞれノード１２の信号２２及びノード
４２の信号５２の７オールタイムによって変換可能な最
小パルス幅が決まる。このフォールタイムが短かいほど
短かいパルス幅の変換が可能である。従って、従来回路
より信号５２のフォールタイムが短かい本発明のパルス
幅変換回路は、従来回路よりも短かいパルス幅の変換が
可能であるというすぐれた効果を有する。When the pulse indicated by the signal 50 is input to the input terminal 40, the N-type GIFET? 6 and 11'9 are turned on, causing nodes 41 and 42 to be at low level. Next 7-
P-type GIIFi as de-40 becomes low level.
T? 5 is turned on, and nodes 41 and 42 become high level. P type engineer G? Is the conductance of ETF5 engineering? E.T.
16 and 'I! Since the conductance of nodes 41 and 42 is smaller than that of signal 51, the 7 all-time of nodes 41 and 42 is
and 52, the rise time becomes shorter and the rise time becomes longer. Further, when the node 42 becomes low level, it is directly discharged by the N-type GFETF9. Therefore, the N-type resistor GFFi'I' is connected via the resistor R1.
? Compared to signal 22 at node 12 in FIG. 2, which is discharged by 2, the 7 all time of signal 52 is very short. On the other hand, when the node 42 becomes the no level, the P-type gate GE'
It is charged up by KTIr5. Therefore signal 5
Is the rise time of 2 each G? Under the condition that the ETs resistance and load capacitance are equal, it becomes equal to the rise time of the signal 22 charged up by the P-type device GIKTIF1 via the resistor R1. Is signal 52 engineering G?
ETF7 and 'I! When the threshold voltage of the inverter consisting of GFE with drain connected to node 42
T1? ? , the node 42 is directly discharged at the rising edge of the signal input to the node 40. Therefore, the 7 all time of the signal at node 42 is shorter than the fall time of signal 22 at node 12 in the conventional circuit. In these pulse width conversion circuits, the minimum convertible pulse width is determined by the seven total times of the signal 22 at the node 12 and the signal 52 at the node 42, respectively. The shorter the fall time, the shorter the pulse width can be converted. Therefore, the pulse width conversion circuit of the present invention, which has a shorter fall time of the signal 52 than the conventional circuit, has the excellent effect of being able to convert a shorter pulse width than the conventional circuit.
第１図は従来のパルス幅変換回路図。
第２図及び第５図は第１図の回路のタイミングチャート
。
第４図は本発明の実施例を示す図。
第５図は第４図の実施例のタイミングチャート１１〜Ｉ
Ｆ９・・・・・・エンハンスメント型工ＧＡＩＴＲ１、
Ｒ２・・・・・・抵 抗
０１．０２・・・・・・容 量
以 上FIG. 1 is a diagram of a conventional pulse width conversion circuit. 2 and 5 are timing charts of the circuit of FIG. 1. FIG. 4 is a diagram showing an embodiment of the present invention. FIG. 5 is a timing chart 11 to I of the embodiment shown in FIG.
F9...Enhancement mold GAITR1,
R2...Resistance 01.02...Capacity or more
Claims (1)
一端とを接続し、前記抵抗または抵抗手段の他端と負荷
容量及び第２のインバーターの入力端子とを接続したパ
ルス幅変換回路に於て、新たに入力端子が前記第１のイ
ンバーターの入力端子と接続され、出力端子が前記第２
のインバーターの入力端子と接続されたトランジスター
を備えた構造を有することを特徴とするパルス幅変換回
路。In a pulse width conversion circuit, an output terminal of a first inverter is connected to one end of a resistor or resistance means, and the other end of the resistor or resistance means is connected to a load capacitor and an input terminal of a second inverter, An input terminal is newly connected to the input terminal of the first inverter, and an output terminal is connected to the input terminal of the second inverter.
A pulse width conversion circuit characterized in that it has a structure including a transistor connected to an input terminal of an inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23387784A JPS61112419A (en) | 1984-11-06 | 1984-11-06 | Pulse width converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23387784A JPS61112419A (en) | 1984-11-06 | 1984-11-06 | Pulse width converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112419A true JPS61112419A (en) | 1986-05-30 |
Family
ID=16961962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23387784A Pending JPS61112419A (en) | 1984-11-06 | 1984-11-06 | Pulse width converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112419A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6186263B1 (en) | 1997-12-25 | 2001-02-13 | Kawasaki Jukogyuo Kabushiki Kaisha | Four-wheeled all-terrain vehicle and speed change apparatus used for the same |
| US6282974B1 (en) | 1996-03-12 | 2001-09-04 | Fujikiko Kabushiki Kaisha | Operating apparatus for automatic transmission |
| JP2003039965A (en) * | 2001-08-01 | 2003-02-13 | Sakae Riken Kogyo Co Ltd | Shift device for automatic transmission |
-
1984
- 1984-11-06 JP JP23387784A patent/JPS61112419A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6282974B1 (en) | 1996-03-12 | 2001-09-04 | Fujikiko Kabushiki Kaisha | Operating apparatus for automatic transmission |
| US6186263B1 (en) | 1997-12-25 | 2001-02-13 | Kawasaki Jukogyuo Kabushiki Kaisha | Four-wheeled all-terrain vehicle and speed change apparatus used for the same |
| JP2003039965A (en) * | 2001-08-01 | 2003-02-13 | Sakae Riken Kogyo Co Ltd | Shift device for automatic transmission |
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