JPS61109158A - Check system for system constitution - Google Patents
Check system for system constitutionInfo
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- JPS61109158A JPS61109158A JP59229220A JP22922084A JPS61109158A JP S61109158 A JPS61109158 A JP S61109158A JP 59229220 A JP59229220 A JP 59229220A JP 22922084 A JP22922084 A JP 22922084A JP S61109158 A JPS61109158 A JP S61109158A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、オプション機器の実装チェックを行なうシス
テム構成チェック方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a system configuration check method for checking the mounting of optional equipment.
近時、半導体技術の進歩によ゛リマイクログロセクサ、
メモリ、周辺ＬＳＩが安価で容易に入手出来る様になっ
た。設計者は、これらマイクロプロセッサ、メモリ、周
辺ＬＳＩを組合せ、マイクロプロセッサが持つソフトウ
ェア命令により有機的に結合するだけで高性能な情報処
理システムを構築出来る。Recently, due to advances in semiconductor technology, microgross
Memory and peripheral LSIs have become cheap and easily available. A designer can construct a high-performance information processing system simply by combining these microprocessors, memories, and peripheral LSIs, and organically linking them using software instructions possessed by the microprocessors.
ところで、この種情報処理システムにおいて、オプショ
ン機器等システムを構成する各機器の実装チェックは、
その機器（割付ゆられた特定のメモリアドレスや入出力
／−）アドレスに特定のデータを書込み、その内容を読
出すことにより、その値がオール″１”以外であれば実
装されているものと判断していた。By the way, in this type of information processing system, the implementation check of each device that makes up the system, such as optional devices, is as follows.
By writing specific data to the device (specific allocated memory address or input/output/-) address and reading the contents, if the value is other than all "1", it is assumed that the device is installed. I was judging.
上述したシステム構成チェックは電源投入時に行なわれ
るのが普通である。上記マイクロプロセッサＬＳＩが接
続されるパスの電圧レベルは、）１１ ｇｈインピーダ
ンス状態から電源へのグルアッグ抵抗によりＨ１ｇｈレ
ベル状題に遷移する。この間、電圧レベルは不定となっ
てＣＰＵがこの間レベル直の読取りを正確に出来ないこ
とがある。The system configuration check described above is normally performed when the power is turned on. The voltage level of the path to which the microprocessor LSI is connected changes from the )11gh impedance state to the H1gh level state due to the glue resistance to the power supply. During this time, the voltage level becomes unstable and the CPU may not be able to accurately read the level directly during this time.
この傾向はシステム構成の負荷が多くなるほど顕著に現
われ、ＣＰＵの通常サイクルでは正確にその１直（オー
ル＠″１”・・・ハイレベル状耐）が続出し不可となる
場合があつた。This tendency becomes more pronounced as the load on the system configuration increases, and there were cases in which exactly one shift (all @"1"...high level state tolerance) could not be continued in the normal cycle of the CPU.
本発明は上記欠点に鑑み【なされたものであり、特蝋の
メモリアドレスや入出カポ−ドアドレスを読出すとき、
少くとも１個のＣＰＵウェイトサイクルを自動挿入し、
Ｈ１ｇｈインピーダンス状簡を確実にＨｌ ｇｈレベル
として読込むことが可能なシステム構成チェック方式を
提供することを目的とする。The present invention has been made in view of the above drawbacks, and when reading the memory address and input/output address of the special wax,
automatically inserting at least one CPU wait cycle;
It is an object of the present invention to provide a system configuration check method that can reliably read the H1gh impedance form as the Hlgh level.
オプション類となる拡張メモリや入出力機器などがシス
テムに実装されているかチェックするとき、そのメモリ
アドレスやオグシ璽ン機器九割当てられる入出力、！？
−）アドレスに特定のデータを書き込み、その後リード
して、その値カオール″′１”（パスがすべてＨｕｓｈ
レベル）以外ならば実装されていると判定している。When checking whether optional expansion memory, input/output devices, etc. are installed in the system, the input/output that is assigned to the memory address and input/output device, etc. ?
-) Write specific data to the address, then read it, and write the value ``'1'' (all paths are Hush
If it is other than (level), it is determined that it is implemented.
本発明ではそのメモリアドレス及び入出力アドレスの内
容、つまり、そのＣＰＵパスライン及び入出力パスライ
ンの状部を確実にリードするため、メモリ選択回路及び
入出力選択回路から出力されるセレクト信号と７リツプ
７ａツグにより生成されるウェイト発生イネーブル信号
（ＩＮ）Ｋよって、ウェイト信号発生回路で多裂な数（
１又はそれ以上）のウェイト信号を作りＣＰＵにウェイ
トサイクルを挿入することを特徴とする。In the present invention, in order to reliably read the contents of the memory address and input/output address, that is, the shape of the CPU path line and the input/output path line, the select signal output from the memory selection circuit and the input/output selection circuit and the By the wait generation enable signal (IN) K generated by the lip 7a, the wait signal generation circuit generates a large number of signals (
It is characterized by generating wait signals (one or more) and inserting wait cycles into the CPU.
このことくより、ＣＰ［Ｔが特定のメモリアト、レスや
入出力ポートアドレスの内容をリードするとき、自動的
Ｋ ＣＰＵウェイトサイクルが挿入されるため、確実に
その値を読込むことが出来、信頼性が向上する。Because of this, when CP[T reads the contents of a specific memory address, address, or input/output port address, a CPU wait cycle is automatically inserted, so the value can be read reliably and reliably. Improves sex.
以下、本発明実施例につき詳細に説明する。 Embodiments of the present invention will be described in detail below.
第１図は、本発明の実施例を示すブロック図である。図
において、１はＣＰＵ、ＪはＲＯＭ、４はＲＡＭ％ ７
．８は入出力機器であり、これらは、ＣＰＵ ハＸ （
ＣＰＵ ＢＵＳ）、アドレスライン（ＡＤＲ）入出力パ
スＣＩｌｏ ）を介して接続される。２はメモリ選択回
路、６は入出力選択回路であり、各機器にあらかじめ割
付けられているアドレスがアクセスされたとき、そのメ
モリもしくは入出力機器に対し選択信号（ＳＥＬ、〜Ｓ
ＥＬ、 、 ＳＥＬ。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 1 is CPU, J is ROM, 4 is RAM% 7
．． 8 is an input/output device, and these are the CPU
CPU BUS), address line (ADR) input/output path CIlo). 2 is a memory selection circuit, 6 is an input/output selection circuit, and when an address assigned in advance to each device is accessed, a selection signal (SEL, ~S
EL, , SEL.
〜５ＥＬ９ ）が供給される。破線ブロックで示す５は
拡張メモリ、９はオプション入出力機器である。又、１
０はパス切替回路である。~5EL9) is supplied. 5, which is indicated by a broken line block, is an expansion memory, and 9 is an optional input/output device. Also, 1
0 is a path switching circuit.
１ノはダート軽）である。？−ト１１は、入出力選択回
路６から出力される入出力機器選択信号ＣＩｌｏ ＳＥ
Ｌ ）及びＣＰＵ １から入出力書込み信号（Ｉｌｏ
Ｗ ）が供給されており、ここで論理積のとられた出力
は、フリッグフロッｆ１２のリセット端子（６）へ供給
される。フリラグフロッグ１２は８Ｒタイグの７リツグ
７０ツデが採用され、セット端子（Ｓ） Ｋは、電源投
入時、自動的にＯＮする／ダワーオンクリア信号（ｔ）
ＯＮ ）が供給される。この７リツグフロツグ１２出力
はイネ−デル信号（Ｔ！、Ｎ）としてウェイト信号発生
回路１３へ供給される。ウェイト信号発生回路１３は上
記７リツｆ７０ツｆ１２出力により有効となり、ウェイ
ト信号（ＷＡＩＴ）をＣＰＵ Ｉへ供給する。尚、１４
．１５はグルアッグ抵抗である。1 is a dirt light). ? - port 11 is an input/output device selection signal CIlo SE output from the input/output selection circuit 6.
L ) and input/output write signal (Ilo
W ) is supplied, and the ANDed output here is supplied to the reset terminal (6) of the flip-flop f12. The Free Lug Frog 12 uses 8R tie 7-rig 70-wire, and the set terminal (S) and K are automatically turned on when the power is turned on/dower-on clear signal (t)
ON) is supplied. The output of this 7-rig frog 12 is supplied to a wait signal generation circuit 13 as an enable signal (T!, N). The wait signal generation circuit 13 is enabled by the above-mentioned 7 bits f70 and f12 output, and supplies a wait signal (WAIT) to the CPU I. In addition, 14
．． 15 is a Gluag resistance.
以下、本発明実施例の動作につき詳細に説明する。Hereinafter, the operation of the embodiment of the present invention will be explained in detail.
オプション類となる拡張メモリ５や入出力機器９などが
実装されているかチェックするとき、そのメモリアドレ
スやオプション機器だ割当てられる入出カポ−ドアドレ
スに特定のデータを書き込みその後リードして、その直
がオール″″１１（パスがすべてＨｔ ｇｈレベル）以
外ならば実装されていると判定する。When checking whether optional expansion memory 5, input/output device 9, etc. are installed, specific data is written to the memory address or input/output address assigned to the optional device, and then read. If it is other than all ``11'' (all paths are Htgh level), it is determined that it is implemented.
本発明ではそのメモリアドレス及び入゛出力アドレスの
内容、つまりそのＣＰＵパスライン及び入出力パスライ
／の状悲を確実にリードするため、メモリ選択回路２及
び入出力選択回路６より出力されるセレクト信号とフリ
ップフロップ１２で生成されるウェイト発生イネーブル
信号（ＥＮ）によって、ウェイト信号発生回路１３で必
要な数（１又はそれ以上）のウェイト信号を作りＣＰＵ
１にウェイトサイクルを挿入することを特徴とするも
のであることは上述したとおりである。即ち、ウェイト
を発生させるウェイト信号発生回路１３を制御するＲＳ
フリッグフロッｆ１２は、電源投入時、ノヤワーオンク
リア信号（ＰＯＮ ）によりセットされ、ウェイト発生
イネーブル信号（ＩＮ）を出力し、その後、ＣＰＵ １
により発せられる入出力命令にてリセットされディセー
ブルとなる。つまり、ＷＡＩＴを発生するのは電源投入
後、ＣＰＵＩがシステム構成をチェックするときのみで
ある。In the present invention, in order to reliably read the contents of the memory address and input/output address, that is, the status of the CPU path line and input/output path line, the select signal is output from the memory selection circuit 2 and the input/output selection circuit 6. In response to the wait generation enable signal (EN) generated by the flip-flop 12, the wait signal generation circuit 13 generates the required number (1 or more) of wait signals and the CPU
As mentioned above, the feature is that a wait cycle is inserted into the first cycle. That is, the RS that controls the wait signal generation circuit 13 that generates the wait
When the power is turned on, the flipflop f12 is set by a no-war-on-clear signal (PON), outputs a wait generation enable signal (IN), and then outputs a wait generation enable signal (IN).
It is reset and disabled by an input/output command issued by . In other words, WAIT is generated only when the CPU checks the system configuration after the power is turned on.
第２図は本発明の理解を助けるために引用した図であり
、具体的にはＣＰＵパス及び入出力パスの電圧レベルを
示す。第１図に示し九オグシ四ン５あるいは９が実装さ
れていない場合、ＣＰＵ ハスライン及び入出力パスラ
インの電圧レベルは、Ｈ１ｇｈインピーダンス状態から
電源へのプルアッグ抵抗（１４又は１５）によりＨｉｇ
ｈレベル状態に遷移する、この間電圧レベルは不定のた
″め（確実にＴ（１ｇｈレベルではないため）、ＣＰＵ
１がリードした場合、正確に）Ｉｌ ｇｈレベル（つ
まり全ビットオール″１”）として読み込むことができ
ない。この間、ウェイト信号発生回路１３にてＣＰＵ
１にウェイトサイクルを挿入し、その後にリードするこ
とで確実にその値を読み込むことを可能にしている。FIG. 2 is a diagram cited to aid understanding of the present invention, and specifically shows the voltage levels of the CPU path and the input/output path. If the 9-pin 5 or 9 shown in FIG.
Since the voltage level is unstable during this time (it is definitely T (not 1gh level)), the CPU
If 1 is read, it cannot be read accurately as Ilgh level (that is, all bits are all "1"). During this time, the wait signal generation circuit 13
By inserting a wait cycle at 1 and reading after that, it is possible to reliably read the value.
以上説明の如く本発明によればＣＰＵが特定のメモリア
ドレスや入出カポ−ドアドレスの内容をリードするとき
、自動的にＣＰＵウェイトサイクルを挿入するため確実
にその値（オール″′１”・・・ハイレベル状部）を読
み込むことでき、信頼性が向上する。As explained above, according to the present invention, when the CPU reads the contents of a specific memory address or input/output address, a CPU wait cycle is automatically inserted, so that the value (all "'1"...・High-level parts) can be read, improving reliability.
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作の理解を助ける意味で引用した図であ
り、具体的にはパスの電圧レベルを示す。
２・・・メモリ選択回路、５・・・拡張メモリ、６・・
・入出力選択回路、９・・・オグシ′ヨン入出力機器、
１１・・・ｒ−ト、１２・・・フリラグフロッグ、１３
・・・ウェイト信号発生回路。
出願人代理人 弁理士 鈴 江 武 彦第１ 口
ＰＯＮ ＋１
第２図FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a diagram cited to help understand the operation of the embodiment of the present invention, and specifically shows voltage levels of paths. 2...Memory selection circuit, 5...Expansion memory, 6...
・Input/output selection circuit, 9... auxiliary input/output equipment,
11... r-to, 12... Frilag Frog, 13
...Wait signal generation circuit. Applicant's agent Patent attorney Takehiko Suzue 1st PON +1 Figure 2
Claims (1)
器の実装チェックを行なう際、その機器に割付けられた
特定アドレスに特定データを書込み、その値を読出すこ
とにより確認する情報処理システムにおいて、上記シス
テムを構成する各機器を選択する制御回路と、電源投入
時セットし入出力命令の到来によりリセットされるフリ
ップフロップと、ウェイト信号を生成出力するウェイト
信号発生回路と、上記制御回路によって出力されるシス
テム構成制御信号と上記フリップフロップにより出力さ
れるウェイトイネーブル信号とにより、ＣＰＵに対しウ
ェイトサイクル挿入を指示するゲートとを具備し、上記
ＣＰＵは、電源投入時、上記フリップフロップをセット
してウェイト信号発生回路を起動し、少くとも１個のＣ
ＰＵウェイトサイクルを自動挿入し、その実装ステイタ
スをチェックすることを特徴とするシステム構成チェッ
ク方式。When checking the implementation of optional equipment that constitutes a system such as memory and input/output equipment, the above system is used in an information processing system that writes specific data to a specific address assigned to the equipment and confirms the value by reading it. A control circuit that selects each component, a flip-flop that is set when the power is turned on and reset when an input/output command arrives, a wait signal generation circuit that generates and outputs a wait signal, and a system configuration output by the control circuit. The CPU is equipped with a gate that instructs the CPU to insert a wait cycle using a control signal and a wait enable signal outputted from the flip-flop. and at least one C
A system configuration check method characterized by automatically inserting a PU wait cycle and checking its implementation status.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229220A JPS61109158A (en) | 1984-10-31 | 1984-10-31 | Check system for system constitution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229220A JPS61109158A (en) | 1984-10-31 | 1984-10-31 | Check system for system constitution |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109158A true JPS61109158A (en) | 1986-05-27 |
Family
ID=16888707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229220A Pending JPS61109158A (en) | 1984-10-31 | 1984-10-31 | Check system for system constitution |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109158A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101932A (en) * | 1976-02-23 | 1977-08-26 | Nec Corp | Semiconductor storage device |
| JPS58139231A (en) * | 1982-02-10 | 1983-08-18 | Komatsu Ltd | Method for selecting kind of electronic device |
-
1984
- 1984-10-31 JP JP59229220A patent/JPS61109158A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101932A (en) * | 1976-02-23 | 1977-08-26 | Nec Corp | Semiconductor storage device |
| JPS58139231A (en) * | 1982-02-10 | 1983-08-18 | Komatsu Ltd | Method for selecting kind of electronic device |
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