JPS61107475A - Image enlargement and reduction device - Google Patents
Image enlargement and reduction deviceInfo
- Publication number
- JPS61107475A JPS61107475A JP59228395A JP22839584A JPS61107475A JP S61107475 A JPS61107475 A JP S61107475A JP 59228395 A JP59228395 A JP 59228395A JP 22839584 A JP22839584 A JP 22839584A JP S61107475 A JPS61107475 A JP S61107475A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- image
- register
- image information
- reduction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Processing (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理速度の向上を図った画像拡大縮小装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image enlarging/reducing device that improves image processing speed.
従来の画像拡大縮小装置として、例えば、特開昭５７−
８５１６１号に示された？、１１図のものがあり、シス
テム全体を統括制御するシステム制御部９０と、行方向
に対する拡大及び縮小の処理を実行する列方向拡大縮小
回路９２と、ホストＣＰＵ（ホスト処理装置）９４と画
像拡大縮小装置９３とを結合するチャンネル結合回路９
３と、拡大・縮小を行う為の映像データが格納されてい
るイメージ記憶装置９５と、°該イメージ記憶装置９５
を各回路よりアクセスを制御する為のアクセス回路９６
とより構成される。As a conventional image enlargement/reduction device, for example, JP-A-57-
Shown in No. 85161? , 11 includes a system control unit 90 that centrally controls the entire system, a column direction enlargement/reduction circuit 92 that executes enlargement/reduction processing in the row direction, a host CPU (host processing device) 94, and an image enlargement/reduction circuit. Channel coupling circuit 9 for coupling with reduction device 93
3, an image storage device 95 in which video data for enlarging/reducing is stored;
An access circuit 96 for controlling access from each circuit.
It consists of
以上の構成において、システム制御部９０はマイクロプ
ロセッサを使用してシステム全体の制御を行っている。In the above configuration, the system control unit 90 controls the entire system using a microprocessor.
原イメージデータおよび原イメージデータを拡大、縮小
して得られる新イメージデータの記憶が１ワード３２ビ
ツトで構成されるイメージ記憶装置９５で行われ、この
イメージ記ｔｒ！装置９５に対する各回路よりのイメー
ジ記憶装置９５へのアクセスがアクセス制御回路９６に
よってなされる。また、原イメージデータの行方向のデ
ータを拡大縮小して行方向の新イメージデータを作成す
る処理が行方向拡大縮小回路９１でなされ、原イメージ
データの列方向のデータを拡大縮小して列方向の新イメ
ージデータを作成する処理が列方向拡大縮小回路９２で
行われる。Original image data and new image data obtained by enlarging or reducing the original image data are stored in an image storage device 95 consisting of 32 bits per word, and this image record tr! Access to the image storage device 95 from each circuit of the device 95 is performed by an access control circuit 96 . Further, the row direction enlargement/reduction circuit 91 performs processing for enlarging/reducing data in the row direction of the original image data to create new image data in the row direction. The process of creating new image data is performed in the column direction enlargement/reduction circuit 92.
第１２図は、行方向拡大縮小回路９１の詳細図である０
図中、１０１は拡大縮小指示用の３２ビツトシフトレジ
スタであり、内容は拡大率、縮小率に合わせて、システ
ム制御部９０のマイクロプロセッサにより、データバス
１００を通して初期設定される。１０３は拡大の場合１
、縮小の場合はＯに設定されている。１４０と１４２は
、各々３２ビツトのソフトレジスタであり、１４１によ
り直列に結合され°Ｃいる。１４０には１４３をとおし
てイメージ記憶装置９５より原イメージデータの行方向
のデータがセットされる。１４２は１４１を通して原イ
メージデータが供給され、新イメージデータが作られる
。１２５と１２７は各々３２進のカウンタであり、各々
１４０と１４２内のイメージデータの有効長をカウント
する。FIG. 12 is a detailed diagram of the row direction enlargement/reduction circuit 91.
In the figure, 101 is a 32-bit shift register for instructing enlargement/reduction, and its contents are initialized via the data bus 100 by the microprocessor of the system control unit 90 in accordance with the enlargement/reduction ratio. 103 is 1 for expansion
, is set to O for reduction. 140 and 142 are each 32-bit soft registers, which are serially coupled by 141. Data in the row direction of the original image data is set in 140 from the image storage device 95 through 143. Original image data is supplied to 142 through 141, and new image data is created. 125 and 127 are 32-decimal counters that count the effective length of the image data in 140 and 142, respectively.
いま、２倍に拡大する場合を考えると、１０１内には“
０１０１０１０１０１０１０１０１０１０１００１０１
０１０１０１”という３２ビツトの２進数がセットされ
、１０３はｌになっている。またクロック（ＣＬＯＣＫ
） ｌ ２０はまだ供給されていない。カウンタ１２５
と１２７はクリア（ＣＬＥＡＲ）入力１２９と１３０に
より各々“Ｏ”にセントされている。Now, if we consider the case of doubling the size, “101” is “
0101010101010101010100101
A 32-bit binary number “010101” is set, and 103 is set to l. Also, the clock (CLOCK
) l 20 has not been supplied yet. counter 125
and 127 are sent to "O" by CLEAR inputs 129 and 130, respectively.
この状態で原イメージデータの行方向のデータ３２ビツ
トがシフトレジスタ１４０に入力される。In this state, 32 bits of data in the row direction of the original image data are input to the shift register 140.
この後でＣＬＯＣＫ １２０が入力される。シフトレ
ジスタ１０１の出力１０２がＯの場合、ＯＲゲート１０
５と１０７の出力１０８と１０９は各々１と０になって
いるのでＡＮＤゲート１２２の出力１２４にはＣＬＯＣ
Ｋが１個供給され、ＡＮＤゲート１２１の出力１２３に
はＣＬＯＣＫは出力されない。・１２４のＣＬＯＣＫに
より、カウンタ１２７は１歩進し、シフトレジスタ１４
２は１ビツト左シフトする。After this, CLOCK 120 is input. When the output 102 of the shift register 101 is O, the OR gate 10
Since the outputs 108 and 109 of 5 and 107 are 1 and 0, respectively, the output 124 of the AND gate 122 has a CLOC
One K is supplied, and no CLOCK is output to the output 123 of the AND gate 121.・The counter 127 advances by one step by CLOCK of 124, and the shift register 14
2 shifts left by 1 bit.
この時シフトレジスタ１４２のシリアル入力データ１４
１はシフトレジスタ１４０の左端ｌビットのデータであ
る。At this time, the serial input data 14 of the shift register 142
1 is the data of the leftmost l bits of the shift register 140.
ＣＬＯＣＫ １２０は、同時にシフトレジスタ１０１
を駆動するのでシフトレジスタｌｏｔはｌビット左シフ
トし、左端のデータは右端より入力され循環する。CLOCK 120 simultaneously outputs shift register 101
, the shift register lot is shifted to the left by l bits, and data at the left end is input from the right end and circulated.
ＣＬＯＣＫ １２０の次にＣＬＯＣＫが入力されると
き、シフトレジスタ１０１の出力１０２は１となってい
るので、ＯＲゲート１０５．１０７の出力１０８．１０
９はいずれもｌになる。従ってＡＮＤゲート１２１と１
２２の出力１２３．１２４にＣＬＯＣＫが１個出力され
、これにより、カウンタ１２５．１２７が歩進され更に
シフトレジスタ１４０．１４２が１ビツト左シフトする
。この時のシフトレジスタ１４２のシリアル人力１４１
はシフトレジスタ１４０の左端の１ビツトデータであり
、前のデータと同じであるので、原イメージデータのｌ
ビットがコピーされて２ビツトになったことを意味する
。When CLOCK is input next to CLOCK 120, the output 102 of the shift register 101 is 1, so the output 108.10 of the OR gate 105.107
All 9's become l. Therefore, AND gates 121 and 1
One CLOCK is output to outputs 123 and 124 of 22, thereby incrementing counters 125 and 127 and further shifting shift registers 140 and 142 to the left by 1 bit. Serial power 141 of shift register 142 at this time
is the 1-bit data at the left end of the shift register 140 and is the same as the previous data, so l of the original image data
This means that the bits have been copied and become 2 bits.
更にＣＬＯ（Ｊ ｌ ２０を入力し続けるとカウンタ
１２７が３２カウントした時、出力１２８が１となる。If CLO (J l 20) is further input, when the counter 127 counts 32, the output 128 becomes 1.
この時、行方向に拡大された３２ビツトの新イメージデ
ータが出来上がったことになるので、これをイメージ記
憶装置９５の新イメージデータ内にストア（ＳＴＯＰＥ
）する、 ５ＴＯＰＥが完了する迄、ＣＬＯＣＫ １２
０は停止させておき、完了後１３０にＣＬＥＡＲパルス
を入れて、カウンタ１２７をＯにセントし、再び、ＣＬ
ＯＣＫ １２０を入力して前記の動作を繰り返す。更
にＣＬＯＣＫ １２０にＣＬＯＣＫが３２個はいった
時、カウンタ１２５．１２７の出力１２６．１２８の両
方がｌとなるので、次の原イメージデータをフェッチ（
ＦＥＴＣＩＩ） してシフトレジスタ１４０にセットし
、シフトレジスタ１４２の内容を次の新イメージデータ
として５ＴＯＰＥする上記動作を繰り返すごとにより、
ソフトレジスタ１．１０の原イメージデータの１行分か
２倍に拡大されて、折イメージデータ１行分が作られる
。At this time, new image data of 32 bits expanded in the row direction is completed, so this is stored (STOP) in the new image data of the image storage device 95.
), CLOCK 12 until 5TOPE is completed.
0 is stopped, and after completion, a CLEAR pulse is input to 130, the counter 127 is set to O, and the CL is reset again.
Enter OCK 120 and repeat the above operations. Furthermore, when 32 CLOCKs are input to CLOCK 120, both outputs 126 and 128 of counters 125 and 127 become l, so the next original image data is fetched (
FETC II) and set it in the shift register 140, and the contents of the shift register 142 are 5TOPED as the next new image data.By repeating the above operation,
The original image data of soft register 1.10 is enlarged by one line or twice to create one line of folded image data.
縮小する場合、シフトレジスタ１０１の出力ｌＯがＯの
とき、１２０のＣＬＯＣＫは１２３１以は出力されるが
１２４には出力されない。従ってシフトレジスタ１４０
の左端のエビノドのデータはシフトレジスタ１４２に伝
わらず削除される。出力１０２が１（７）時は出力１２
３．１２４共ニＣＬＯＣＫが出るので、１４０の左端の
１ビツトのデータはそのまま１４２に伝えられる。その
他の動作は拡大の場合と同様である。In the case of reduction, when the output lO of the shift register 101 is O, the CLOCK of 120 is output to 1231 and higher, but not to 124. Therefore, shift register 140
The leftmost Ebinod data is not transmitted to the shift register 142 and is deleted. When output 102 is 1 (7), output 12
3. Since 2 CLOCK is output for both 124 and 140, the leftmost 1-bit data of 140 is transmitted to 142 as is. Other operations are similar to those for enlargement.
拡大率及び縮小率は拡大、縮小指示レジスタｌＯ１の全
ビット数と“Ｏ”のビット数の比で決まが実現させる。The enlargement rate and reduction rate are determined by the ratio of the total number of bits of the enlargement/reduction instruction register lO1 and the number of bits of "O".
次に列方向の拡大縮小につい一ζ述−１る。列方向の拡
大縮小についても行方向と同様に拡大縮小を指示する３
２ピツ！・の２進数が、図示しない列方向拡大縮小指示
レジスタ１０１に記ｔキされている。Next, we will discuss scaling in the column direction. Instruct scaling in the column direction in the same way as in the row direction 3
2 pits! A binary number of . is written in the column direction enlargement/reduction instruction register 101 (not shown).
列方向拡大縮小回路９２は、マイクロプロセッサを内臓
しており、このマイクロプロセッサが列方向の拡大縮小
処理を行う。このマイクロプロセッサは上記図示しない
３２ビツトレジスタの２＆数のビット位置を記憶する。The column direction enlargement/reduction circuit 92 has a built-in microprocessor, and this microprocessor performs column direction enlargement/reduction processing. This microprocessor stores 2&number bit positions of the 32-bit register (not shown).
Ｊζインタを持っており、現在のポイーンタの位置をビ
ットの値により拡大縮小の制御を行う。It has a Jζ inter, and controls the expansion/reduction of the current pointer position using bit values.
２倍に拡大する場合を考えると、拡大縮小を指示する上
記図示しないレジスタの３２ビツトの値は“０１０１０
１０１・・・・Ｏｌ”になっている、マイクロプロセッ
サのポインタの指す値か“０”ならば、行方向拡大縮小
回路に指示を与えて、原イメージデータ１行分のデータ
を拡大させ、この拡大されたデータをイメージ記憶装置
９５にストアする。Considering the case of doubling the size, the 32-bit value of the above register (not shown) that instructs the expansion/reduction is "01010".
If the value pointed to by the microprocessor's pointer is "0", it instructs the row direction enlargement/reduction circuit to enlarge one row of original image data. The enlarged data is stored in the image storage device 95.
“ｌ”ならば前に作成された１行分の新イメージデータ
を次の行の新イメージデータとしてイメージ記憶装置９
５にストアすることにより、コピーを行う、１行分作成
後、ポインタをインクリメントする。これを原イメージ
データの全ての行が終了する迄繰り返すことにより、２
倍に拡大された新イメージデータが完成する。If "l", the image storage device 9 stores the previously created new image data for one row as new image data for the next row.
5, the copy is performed, and after one line is created, the pointer is incremented. By repeating this until all rows of the original image data are completed, 2
The new image data, which has been enlarged twice, is completed.
縮小の場合は、図示しないマイクロプロセッサのポイン
タの指す値が“０”であるならば原イメージデータの１
行分のデータを行方向拡大縮小回路９１にて、縮小して
１行分の新イメージデータを作成し、“Ｏ”ならば原イ
メージデータの１行分を処理しないことによりその行を
削除する。In the case of reduction, if the value pointed to by the pointer of the microprocessor (not shown) is "0", the original image data is 1.
A row of data is reduced in the row direction scaling circuit 91 to create one row of new image data, and if it is "O", that row is deleted by not processing one row of the original image data. .
この場合の拡大率、縮小率も図示しない列方向拡大縮小
指示レジスタの全ビット数と“Ｏ”のビット数の比で決
まる。The enlargement rate and reduction rate in this case are also determined by the ratio between the total number of bits of a column direction enlargement/reduction instruction register (not shown) and the number of "O" bits.
しかし、従来の画像拡大縮小装置にあっては。 However, in conventional image enlargement/reduction devices.
画像情報を１ビット単位でノットさせているため、処理
速度が制限され、高速処理に限界がある。Since the image information is knotted in 1-bit units, processing speed is limited, and there is a limit to high-speed processing.
〔問題点を解決するための手段および作用〕本発明は、
上記に鑑みてなされたものであり、画像の拡大縮小処理
の高速化を図るため、イメージメモリに格納された画像
情報の垂直方向の拡大、縮小を実行し、必要な水平ライ
ン方向の画像情報を多数ビットづつソースレジスタに格
納し、制御情報にしたがってソースレジスタより必要な
画像情報をマルチプレクサによって選択し、その拡大ま
たは縮小の画像情報をレジスタに格納するよう説明する
。[Means and effects for solving the problems] The present invention has the following features:
This was done in view of the above, and in order to speed up image scaling processing, the image information stored in the image memory is enlarged or reduced in the vertical direction, and the necessary image information in the horizontal line direction is It will be explained that a large number of bits are stored in the source register at a time, necessary image information is selected from the source register by a multiplexer according to control information, and the enlarged or reduced image information is stored in the register.
第１図は本発明の一実施例を示すブロック図であり、画
像情報が格納されるイメージメモリｌと拡大または縮小
した画像情？辰を格納するイメージメモリ （又は拡大
あるいは１ｉｉ小の情報を表示する表示回路）２と、以
上のメモリ （又は情１回路）に対する画像情報の人、
出力を制御するメモリ制御回路３と、水平ライン方向の
拡大または縮小を実行するためにイメージメモリｌの画
像情幸襲を一時的に格納するソースレジスタ４と、拡大
または縮小した画像情報を一時的に格納するディスティ
ネーションレジスタ５と、必要な画像情報を選択して拡
大または縮小の画像を出力するデータマルチプレクサ６
と、イメージメモリ１に格納された画像情報の垂直ライ
ン方向の拡大または縮小を実行し必要な水平ライン方向
の画像情報をソースレジスタ４へ格納させるシーケンス
制御回路７と、水平ライン方向の拡大または縮小の制御
情報を出力するリードオンリメモリ８と、該メモリ８へ
拡大処理時にアドレスを出力する拡大率レジスタ９ａと
、リードオンリメモリ８へ縮小処理時にアドレスを出力
する拡大率レジスタ９ａと、リードオンリメモリ８へ縮
小処理時にアドレスを出力する縮小率レジスタ９ｂと、
アドレスをカウントするアドレスカウンタ１０とより構
成される。FIG. 1 is a block diagram showing an embodiment of the present invention, in which an image memory l in which image information is stored and an image memory l in which image information is stored, and an image memory l in which image information is enlarged or reduced. An image memory (or a display circuit for enlarging or displaying 1ii small information) 2 for storing the dragon, and a person for image information for the above memory (or information 1 circuit);
a memory control circuit 3 for controlling the output; a source register 4 for temporarily storing the image information in the image memory 1 to perform expansion or reduction in the horizontal line direction; and a data multiplexer 6 that selects necessary image information and outputs an enlarged or reduced image.
, a sequence control circuit 7 for expanding or reducing the image information stored in the image memory 1 in the vertical line direction and storing necessary image information in the horizontal line direction in the source register 4; A read-only memory 8 that outputs control information, an enlargement ratio register 9a that outputs an address during enlargement processing to the memory 8, an enlargement ratio register 9a that outputs an address during reduction processing to the read-only memory 8, and a read-only memory a reduction ratio register 9b that outputs an address to 8 during reduction processing;
It is composed of an address counter 10 that counts addresses.
以上の構成において、イメージメモリ１に格納された画
像情報の垂直ライン方向の拡大または縮小をンーケンス
制御回路７によって実行し、必要な水平ライン方向の画
像情報をソースレシス久４へ格納する。ついでデータマ
ルチプレクサ６によってリードオンリメモリ８から出力
される制御情報（拡大率レジスタ９ａ及び縮小率レジス
タ９ｂで設定される内容）に従って必要な画像情報が選
択され、拡大または縮小の画像情報がディスティネーシ
ョンレジスタ５に格納される。ディスティネーションレ
ジスタ５に所定の情ｆａｕｌｔの拡大・縮小画像情報が
格納し終えると、その内容はリードオンリメモリ８より
出力される制御情報に従ってイメージメモリ （または
表示回路）２へ転送される。In the above configuration, the image information stored in the image memory 1 is enlarged or reduced in the vertical line direction by the sequence control circuit 7, and necessary image information in the horizontal line direction is stored in the source ratio register 4. Next, necessary image information is selected by the data multiplexer 6 according to the control information (contents set in the enlargement ratio register 9a and reduction ratio register 9b) output from the read-only memory 8, and the enlarged or reduced image information is sent to the destination register. It is stored in 5. When the enlarged/reduced image information of the predetermined fault is stored in the destination register 5, the contents are transferred to the image memory (or display circuit) 2 in accordance with the control information output from the read-only memory 8.
第２図は第１図の構成を具体的な回路で示したもので、
ディスティネーションレジスタ５及びデータマルチプレ
クサ６は複数のブロックにより構成される。シーケンス
制御回路７は、複数のブロックにより構成される。シー
ケンス制御回路７は、イメージメモリｌに格納された画
像情報の垂直ライン方向の拡大または縮小を実行するた
めに、拡大に際しては垂直ライン方向の拡大率から１を
減じた値を、また縮小に際しては縮小率をシーケンス制
？Ｉ１１回路７に内臓される加算器によっ°ζ繰り返し
加算し、キャリー（桁上がり信号）が発生した時点での
水平ライン方向のアドレスを求める。前記アドレスに対
応するｌ水平ライン方向の画像情報を拡大率に応じて重
複させ、２水平ライン方向の画像情報とすることにより
、垂直ライン方向の拡大が実行される。また、前記アド
レスをもって 。Figure 2 shows the configuration of Figure 1 in a concrete circuit.
Destination register 5 and data multiplexer 6 are composed of a plurality of blocks. The sequence control circuit 7 is composed of a plurality of blocks. In order to enlarge or reduce the image information stored in the image memory l in the vertical line direction, the sequence control circuit 7 uses a value obtained by subtracting 1 from the enlargement ratio in the vertical line direction when enlarging, and a value obtained by subtracting 1 from the enlargement ratio in the vertical line direction when reducing the image information. Sequence system for reduction rate? An adder built into the I11 circuit 7 repeatedly adds up the signals by degrees ζ to find the address in the horizontal line direction at the time when a carry (carry signal) occurs. Enlargement in the vertical line direction is performed by overlapping the image information in the 1 horizontal line direction corresponding to the address to form image information in the 2 horizontal line direction according to the enlargement ratio. Also, with the above address.
メモリ制御回路３を制御し、イメージメモリｌに格納さ
れている画像情報から必要な水平ライン方向の画像情報
を１６ビツトずつソースレジスタ４へ格納することによ
り縮小が実行される。Reduction is executed by controlling the memory control circuit 3 and storing necessary image information in the horizontal line direction in 16-bit units from the image information stored in the image memory 1 into the source register 4.
第３図は垂直ライン方向の拡大率が１５０％の場合の拡
大処理を示し、斜線部が重複されるべき水平ライン方向
の画像情報を表している。また、第４・図は垂直ライン
方向の縮小率が７５％の場合を示し、斜線部が必要な水
平ライン方向の画１象情報を表している。FIG. 3 shows enlargement processing when the enlargement ratio in the vertical line direction is 150%, and the shaded area represents image information in the horizontal line direction to be overlapped. Further, Fig. 4 shows a case where the reduction ratio in the vertical line direction is 75%, and the shaded area represents the necessary image information in the horizontal line direction.
次に、データマル曹チブレクサ６は、アドレス数に対応
して１６個（＃φ〜＃１５）が用意され、必要な画像情
報をソースシフトレジスタ４内の１６ピントの画像情報
から選択し、ディスティネーションレジスタ５のレジス
タ＃φ〜＃１５のいずれかに出力する機能を有している
。マルチプレクサ＃φ〜＃１５にはリードオンリメモリ
８のアドレス２７〜４２が割り当てられ、このアドレス
によってマルチプレクサ６が制御されている。即ち、マ
ルチプレクサ＃φ〜＃１５は、マルチプレックスアドレ
ス２７〜４２で示されるソースレジスタ４の１６ビノト
の画像情報を選択して、ディステイネ−シコンレジスタ
５を構成するレジスタ＃ｌ〜＃１５のいずれかに出力す
る機能を有している。Next, 16 pieces (#φ to #15) of the data multi-chip breaker 6 are prepared corresponding to the number of addresses, and the necessary image information is selected from the 16-focus image information in the source shift register 4, and the destination It has a function of outputting to any of registers #φ to #15 of the nation register 5. Multiplexers #φ to #15 are assigned addresses 27 to 42 of read-only memory 8, and multiplexer 6 is controlled by these addresses. That is, multiplexers #φ to #15 select 16 bits of image information in the source register 4 indicated by multiplex addresses 27 to 42, and select one of the registers #l to #15 constituting the destination register 5. It has a function to output to.
なお、リードオンリメモリ８は、この他にロードイネー
ブル１１（ＬＥφ）〜２６（ＬＥ１５）ネクストロード
イネーブル４４（ＮＥφ）〜５９（ＮＥ１５）及びレジ
スタ・フルステータス（拡大時はソースロードイネーブ
ル、縮小時はレジスタ・フルステータス）４３を出力す
る。例えば、ロードイネーブル１１が“１″レベルで且
つネクスドロートイネーブル４４が“０”レベルである
場合には、これに対応したマルチプレクサ＃φに接続さ
れるレジスタ＃φへ拡大・縮小情報が格納される０次に
縮小時レジスタ・フルステータス４３が“１”レベルで
ある場合には、ディスティネーションレジスタ５に格納
した１６ビノトの縮小画像がメモリ制御回路３の制御の
もとにイメージメモリ２へ格納される。また、拡大時ソ
ースロードイネーブル４３が“ｌ”レベルである場合に
は、ロードイネーブル１１〜２６によりディスティネー
ションレジスタ５に拡大画像をロードした後、イメージ
メモリｌから新しい画像情報をソースレジスタ４ヘロー
ドする。また、ロートイネーブル１１が１０”レベルで
且つネクストロードイネーブル４４が“１″レベルの場
合には、ディスティネーションレジスタ５の内容がイメ
ージメモリ２に格納されたのち、ロードイネーブル１１
とネタストロ−トイネーブル４４に対応したレジスタ＃
φヘマルチプレクサ＃０の出力が格納される。以下、ロ
ードイネーブル１２〜２６及びネクストロードイネーブ
ル４５〜５９についζも、前述と同様に考えることがで
きる０以上のようにしてディスティネーションレジスタ
５へ１６ヒノトの拡大または縮小の画像情報が格納され
ると、ンーケンス制御回路７は次の１６ビノトの画像情
報をソースレジスタ４へ格納する。また、アドレスカウ
ンタＩＯはカウントアツプし１次の水平ライン方向の拡
大または縮小処理に移る。In addition, the read-only memory 8 also has load enables 11 (LEφ) to 26 (LE15), next load enables 44 (NEφ) to 59 (NE15), and register full status (source load enable when expanding, source load enable when reducing Register full status) 43 is output. For example, when the load enable 11 is at the "1" level and the next draw enable 44 is at the "0" level, the expansion/reduction information is stored in the register #φ connected to the corresponding multiplexer #φ. When the zero-order reduction register full status 43 is at the “1” level, the 16 binoto reduced image stored in the destination register 5 is stored in the image memory 2 under the control of the memory control circuit 3. be done. Further, when the source load enable 43 at the time of enlargement is at the "l" level, the enlarged image is loaded into the destination register 5 by the load enables 11 to 26, and then new image information is loaded from the image memory l to the source register 4. . Furthermore, when the load enable 11 is at the 10'' level and the next load enable 44 is at the 1'' level, after the contents of the destination register 5 are stored in the image memory 2, the load enable 11 is
and register # corresponding to netastrato enable 44
The output of multiplexer #0 is stored in φ. Hereinafter, for load enables 12 to 26 and next load enables 45 to 59, ζ can be considered in the same way as described above. Image information of 16 hnotes of enlargement or reduction is stored in the destination register 5 as 0 or more. Then, the sequence control circuit 7 stores the next 16 bits of image information in the source register 4. Further, the address counter IO counts up and moves to the primary horizontal line expansion or reduction process.
以上の動作概念を拡大について示したのが第５図（イ）
、（ロ）である、（イ）図の処理ののちに（ロ）図の如
くに次の処理が引き続いて実行される。Figure 5 (a) shows the expansion of the above operating concept.
, (b) After the processing shown in (a), the next processing as shown in (b) is successively executed.
以上の処理を繰り返して実行することにより、ｌ水平ラ
イン方向の拡大または縮小が実行され、その終了と共に
シーケンス制御回路７はアドレスカウンタ１０を初期化
し、次の垂直ライン方向の拡大に必要な水平ライン方向
の画像情報をＩ６ビツトずつソースレジスタへ格納する
。同様の動作を繰り返し実行することにより、イメージ
メモリ１に格納された画像情報の垂直ライン方向の拡大
または縮小と、水平ライン方向の拡大または縮小が実行
され、拡大または縮小の画像情報がイメージメモリ （
又は表示回路）２へ格納され、全体の動作が終了する。By repeatedly executing the above process, expansion or contraction in the horizontal line direction is executed, and upon completion of the expansion or contraction, the sequence control circuit 7 initializes the address counter 10 and generates the horizontal line necessary for the next vertical line expansion. Image information in each direction is stored in the source register in units of I6 bits. By repeating similar operations, the image information stored in the image memory 1 is enlarged or reduced in the vertical line direction and in the horizontal line direction, and the enlarged or reduced image information is stored in the image memory (
(or display circuit) 2, and the entire operation is completed.
尚、拡大率レジスタ９ａには、拡大率に対応した６ビツ
トの情報が格納され、リードオンリメモリ８の上位アド
レスを制御する。また、縮小率レジスタ９ｂには、縮小
率に対応した６ビツトの情報が格納され、リードオンリ
メモリ８の上位アドレスを制御する。The enlargement ratio register 9a stores 6-bit information corresponding to the enlargement ratio, and controls the upper address of the read-only memory 8. Further, the reduction rate register 9b stores 6-bit information corresponding to the reduction rate, and controls the upper address of the read-only memory 8.
また、アドレスカウンタ１０は、リードオンリメモリ８
の下位７ビツｌ−（Ａφ〜Ａ６）または８ビツト（Ａφ
〜Ａ７：拡大時）のアドレスを制御する。Further, the address counter 10 has a read-only memory 8.
The lower 7 bits l-(Aφ~A6) or the 8 bits (Aφ
~A7: When enlarging).
第７図は拡大時におけるリードオンリメモリ８のメモリ
マツプである。ｌワードの構成要因は、ソースレジスタ
４の１６ビツトの画像情報の各１ビツトを示すマルチプ
レックスアドレス２７〜４２と、ソースレジスタ４へ画
像情報を格納するか否かを示すソースロードイネーブル
４３と、マルチプレクサ６の出力をディスティネーショ
ンレジスタ５へ格納するか否かを示すロートイ名−プル
１１〜２６と、ソースレジスタ４へ画像情報を格納した
のらにディスティネーションレジスタ５ヘマルチプレク
サ６の出力を格納することを示すネクストロードイネー
ブル４４〜５９の各々である。FIG. 7 is a memory map of the read-only memory 8 during enlargement. The constituent factors of the l word are multiplex addresses 27 to 42 indicating each bit of the 16-bit image information in the source register 4, a source load enable 43 indicating whether or not to store image information in the source register 4, The output of the multiplexer 6 is stored in the destination register 5 after the output of the multiplexer 6 is stored in the destination register 5 after the output of the multiplexer 6 is stored in the destination register 5 after storing the image information in the source register 4. Each of the next load enables 44 to 59 indicates the next load enable.
１ワードの画像拡大の制御情報は、イメージメモリ１に
格納されている１水平ライン方向の画像情報を拡大した
場合の情！ｇ獄に対応したワード数だけ、リードオンリ
メモリ８の連続したアドレスに格納されている。更に、
拡大率ごとに１水平ラインの画像拡大の制御ｉｎ報が順
番に格納されている。。The control information for 1-word image enlargement is the information when the image information stored in the image memory 1 in the direction of 1 horizontal line is enlarged! The number of words corresponding to the number of words is stored at consecutive addresses in the read-only memory 8. Furthermore,
Control in information for image enlargement of one horizontal line is stored in order for each enlargement ratio. .
例えば、１ワードが９７ビツト、！水平ライン当たり２
５６ワーＦとした場合、拡大率１００％から拡大率２０
０％まで、２％ごとに５１種類の拡大率に対応する制御
情報がリードオンリメモリ８に格納されている。For example, 1 word is 97 bits! 2 per horizontal line
In the case of 56W F, the magnification rate is 100% to 20
Control information corresponding to 51 types of enlargement ratios are stored in the read-only memory 8 in increments of 2% up to 0%.
第７図において、１つの拡大率に対し２５６ワードを対
応させるものとしたが、これは拡大率２００％の場合に
必要なワード数であり、１００％のみであれば１２８ワ
ードで足りる。必要とするワード数車位で連続するアド
レスに格納することによって、リードオンリメモリ８の
容量を小さくすることができる。In FIG. 7, 256 words are associated with one enlargement ratio, but this is the number of words required when the enlargement ratio is 200%, and 128 words are sufficient when the enlargement ratio is only 100%. By storing the required number of words in consecutive addresses, the capacity of the read-only memory 8 can be reduced.
また、第８図は５図に対応したリードオンリメモリ８の
拡大率１５０％におけるメモリ内容を示すものである。Further, FIG. 8 shows the memory contents of the read-only memory 8 corresponding to FIG. 5 at an enlargement rate of 150%.
第９図は縮小時におけるリードオンリメモリ８のメモリ
マ・ノブである。この場合の構成要件は、ロードイネー
ブル１１〜２６と、マルチプレックスアドレス２７〜４
２と、レジスタ・フルステー、 タス４３と、イメー
ジメモリ２ヘデイステイネーシヨン５の内容が格納され
たのらにソースレジスタ４の画像情報がディスティネー
ションレジスタ５へ格納されるべきことを示すネクスト
ロードイネーブル４５〜５９の各々である。１ワードの
画像縮小の制御情報は、イメージメモリ１に格納されて
いる画像情報の１水平ライン方向の情報■に対応したワ
ード数だけ、リードオンリメモリ８の連続したアドレス
へ格納される。更に縮小率ごとに前記ｌ水平９４２分の
画像の縮小の制ｉｆｆ［Ｉ情帖が順番にリートオンリメ
モリ８に格納されている。FIG. 9 shows the memory master knob of the read-only memory 8 during reduction. The configuration requirements in this case are load enables 11 to 26 and multiplex addresses 27 to 4.
2, register full status, TASS 43, next load indicating that image information in source register 4 should be stored in destination register 5 after the contents of destination register 5 have been stored in image memory 2. Enables 45-59, respectively. One word of image reduction control information is stored in consecutive addresses of the read-only memory 8 by the number of words corresponding to the information (1) of the image information stored in the image memory 1 in the direction of one horizontal line. Further, for each reduction ratio, the reduction limits for the 1 horizontal 942-minute image are stored in order in the read-only memory 8.
例えば、ｌワードが９７ビ、トで、８ドツト／龍の解像
度によってＡ４サイズの原稿の短手を水平ライン方向に
選んだ場合、ｌ水平ライン当たりは１２８ワードである
。更に、縮小率１００％から５０％まで１％ごとに５１
種類の縮小率に対応する制御情報かリートオンリメモリ
８に格納されている。尚、第１０図に第６図に対応した
す〜ドオンリメモリ８の縮小率７５％におけるメモリ内
容を示す。For example, if 1 word is 97 bits, and the short side of an A4 size document is selected in the horizontal line direction with a resolution of 8 dots/dragon, each 1 horizontal line is 128 words. Furthermore, the reduction rate is 51 for every 1% from 100% to 50%.
Control information corresponding to the reduction rate of each type is stored in the read-only memory 8. Incidentally, FIG. 10 shows the memory contents of the second-only memory 8 corresponding to FIG. 6 at a reduction rate of 75%.
以上説明したように本発明の画像拡大縮小装置によれば
、多数ビットの画像情報を一度に拡大または縮小する処
理を行うようにしたため、処理速度の向上を図ることが
できる。As described above, according to the image enlarging/reducing apparatus of the present invention, since the processing of enlarging or reducing multiple bits of image information at once is performed, it is possible to improve the processing speed.
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の具体的な回路図、第３図及び第４図は
拡大処理及び縮小処理を示すイメージメモリよりのリー
ド説明図、第５図（イ）、 （［１）及び第６図Ｃ＜’
） 、 （０）は拡大時及び縮小時におけるソースレジ
スタ４とディスティネーションレジスタ間の情報転送説
明図、第７図は拡大時におけるリードオンリメモリ８の
メモリマツプ、第８図は第５図に対応するリードオンリ
メモリ８のメモリ内容を示すメモリ構成図、第９図は縮
小時におけるリードオンリメモリ８のメモリマツプ、第
１０図は第６図に対応するり一ドオンリメモリ８の内容
を示すメモリ構成図、第１１図は従来の画像拡大縮小装
置を示すブロック図、第１２図は第１１図に示す行方向
拡大縮小回路９２の詳細プロ／り図。
符号の説明
１．２・・・・・・−イメージメモリ、 ３・−・−・
メモリ制御回路４・−・−・・・ソースレジスタ、５−
・−・−ディスティネーションレジスタ、６−・−・−
・データマルチプレクサ。
７・・・・・・・シーケンス制御回路、 ８−・・−・
リードオンリメモリ、９ａ−・・・拡大率レジスタ、
９ｂ−・縮小率レジスタ、ｌＯ・・・−・アドレスカ
ウンタ。
特許出願人 富士ゼロックス株式会社代理人 弁理士
松 原 伸 之
同 同 村木清司
同 同 平田忠雄
同 同 上 島 ７享 −同 同 鉛末
均
第３図 第４図
イ戸−ジＰ仁りＡ
ｅｂｔｒ
第５図 第６図
第７図
第８図
第１１図
第１２図[Brief Description of the Drawings] Fig. 1 is a block diagram showing one embodiment of the present invention, Fig. 2 is a specific circuit diagram of the embodiment of Fig. 1, and Figs. 3 and 4 are enlargement processing and Explanatory diagrams for reading from image memory showing reduction processing, Figure 5 (A), ([1) and Figure 6 C<'
), (0) is an explanatory diagram of information transfer between the source register 4 and destination register during expansion and contraction, FIG. 7 is a memory map of the read-only memory 8 during expansion, and FIG. 8 corresponds to FIG. 5. 9 is a memory configuration diagram showing the memory contents of the read-only memory 8. FIG. 9 is a memory map of the read-only memory 8 during reduction. FIG. 10 is a memory configuration diagram showing the contents of the read-only memory 8 corresponding to FIG. 6. FIG. 11 is a block diagram showing a conventional image enlarging/reducing device, and FIG. 12 is a detailed diagram of the row direction enlarging/reducing circuit 92 shown in FIG. Explanation of symbols 1.2...-Image memory, 3.--.--
Memory control circuit 4 --- Source register, 5-
・−・−Destination register, 6−・−・−
・Data multiplexer. 7... Sequence control circuit, 8-...
Read-only memory, 9a-... enlargement ratio register,
9b--reduction rate register, lO...--address counter. Patent Applicant: Fuji Xerox Co., Ltd. Agent, Patent Attorney: Nobuyuki Matsubara, Seiji Muraki, Tadao Hirata, Shima 7Kyo - Same Lead Powder Hitoshi Figure 3 Figure 4 Ito - JiP Hitori A ebtr Figure 5 Figure 6 Figure 7 Figure 8 Figure 11 Figure 12
Claims (1)
、この記憶された画像情報を拡大または縮小処理する画
像拡大縮小装置において、 前記イメージメモリの画像情報に対し、垂直ライン方向
の拡大または縮小の実行し、必要な水平ライン方向の画
像情報を所定ビットづつ出力するシーケンス制御回路と
、 該シーケンス制御回路より出力される水平方向の画像情
報を格納するソースレジスタと、 水平ライン方向の拡大または縮小の制御情報を出力する
リードオンリメモリと、 該リードオンリメモリに対し、拡大率または縮小率に対
応したアドレスを出力するレジスタと、前記リードオン
リメモリより出力される制御情報にしたがって必要な画
像情報を出力するマルチプレクサと、 該マルチプレクサより出力される画像情報に記憶するデ
ィスティネーションレジスタを設けたことを特徴とする
画像拡大縮小装置。[Scope of Claims] An image enlarging/reducing device that digitizes each pixel of an image and stores it in an image memory, and processes the stored image information for enlarging or reducing the image information in a vertical line direction with respect to the image information in the image memory. a sequence control circuit that enlarges or reduces the image information in the horizontal line direction and outputs necessary image information in the horizontal line direction in predetermined bits at a time; a source register that stores the horizontal image information output from the sequence control circuit; a read-only memory that outputs control information for enlargement or reduction; a register that outputs an address corresponding to the enlargement or reduction ratio to the read-only memory; and a register that outputs an address corresponding to the enlargement or reduction ratio; 1. An image enlarging/reducing device comprising: a multiplexer that outputs image information; and a destination register that stores the image information output from the multiplexer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228395A JPS61107475A (en) | 1984-10-30 | 1984-10-30 | Image enlargement and reduction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228395A JPS61107475A (en) | 1984-10-30 | 1984-10-30 | Image enlargement and reduction device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107475A true JPS61107475A (en) | 1986-05-26 |
Family
ID=16875794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228395A Pending JPS61107475A (en) | 1984-10-30 | 1984-10-30 | Image enlargement and reduction device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107475A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988001413A1 (en) * | 1986-08-20 | 1988-02-25 | Fanuc Ltd | Image processor |
| JPS63157277A (en) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | Thinning-out system for image data |
| JPS63172379A (en) * | 1987-01-10 | 1988-07-16 | Pfu Ltd | Reducing device for image data |
| JPS63201780A (en) * | 1987-02-18 | 1988-08-19 | Canon Inc | Picture processor |
| JPS63201779A (en) * | 1987-02-18 | 1988-08-19 | Canon Inc | Picture processor |
| US5692210A (en) * | 1987-02-18 | 1997-11-25 | Canon Kabushiki Kaisha | Image processing apparatus having parallel processors for communicating and performing positional control over plural areas of image data in accordance with designated position instruction |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635258A (en) * | 1979-08-29 | 1981-04-07 | Nippon Telegr & Teleph Corp <Ntt> | Pattern conversion processing system |
| JPS5785161A (en) * | 1980-11-14 | 1982-05-27 | Fujitsu Ltd | Image magnifying and reducing system |
| JPS592170A (en) * | 1982-06-29 | 1984-01-07 | Fujitsu Ltd | Magnification and reduction system of image |
| JPS60246485A (en) * | 1984-05-21 | 1985-12-06 | Matsushita Electric Ind Co Ltd | Magnifying and reducing device of picture |
-
1984
- 1984-10-30 JP JP59228395A patent/JPS61107475A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635258A (en) * | 1979-08-29 | 1981-04-07 | Nippon Telegr & Teleph Corp <Ntt> | Pattern conversion processing system |
| JPS5785161A (en) * | 1980-11-14 | 1982-05-27 | Fujitsu Ltd | Image magnifying and reducing system |
| JPS592170A (en) * | 1982-06-29 | 1984-01-07 | Fujitsu Ltd | Magnification and reduction system of image |
| JPS60246485A (en) * | 1984-05-21 | 1985-12-06 | Matsushita Electric Ind Co Ltd | Magnifying and reducing device of picture |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988001413A1 (en) * | 1986-08-20 | 1988-02-25 | Fanuc Ltd | Image processor |
| JPS63157277A (en) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | Thinning-out system for image data |
| JPS63172379A (en) * | 1987-01-10 | 1988-07-16 | Pfu Ltd | Reducing device for image data |
| JPS63201780A (en) * | 1987-02-18 | 1988-08-19 | Canon Inc | Picture processor |
| JPS63201779A (en) * | 1987-02-18 | 1988-08-19 | Canon Inc | Picture processor |
| US5692210A (en) * | 1987-02-18 | 1997-11-25 | Canon Kabushiki Kaisha | Image processing apparatus having parallel processors for communicating and performing positional control over plural areas of image data in accordance with designated position instruction |
| US6477281B2 (en) | 1987-02-18 | 2002-11-05 | Canon Kabushiki Kaisha | Image processing system having multiple processors for performing parallel image data processing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61159686A (en) | Image display unit | |
| JPH0131195B2 (en) | ||
| JPS58149548A (en) | Controlling system of memory | |
| JPH0777973A (en) | Image processing system | |
| JPH04106594A (en) | Image display device | |
| JPS61107475A (en) | Image enlargement and reduction device | |
| US4916746A (en) | Image rotation circuit | |
| US4641278A (en) | Memory device with a register interchange function | |
| JPH01501259A (en) | graphics adapter | |
| JPS60140470A (en) | Picture information processor | |
| JPS6057593B2 (en) | Character pattern processing method | |
| JP3416246B2 (en) | Image processing device | |
| EP0284905B1 (en) | Display system | |
| JPS61149989A (en) | Semiconductor memory | |
| JPH026106B2 (en) | ||
| JP3247441B2 (en) | Image processing device | |
| JPS59205665A (en) | Picture processor | |
| GB2210760A (en) | Image rotation circuit | |
| JP2824708B2 (en) | Graphic drawing device | |
| JPH079573B2 (en) | Data write / transfer device | |
| JPS61267162A (en) | Data transferring device | |
| JPS6113756B2 (en) | ||
| JPH01270176A (en) | Graphic display system allowed to deliver partial image | |
| JPH0362276B2 (en) | ||
| JPH0695272B2 (en) | Image display device |