JPS61107453A - Module address setting circuit - Google Patents
Module address setting circuitInfo
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- JPS61107453A JPS61107453A JP22854384A JP22854384A JPS61107453A JP S61107453 A JPS61107453 A JP S61107453A JP 22854384 A JP22854384 A JP 22854384A JP 22854384 A JP22854384 A JP 22854384A JP S61107453 A JPS61107453 A JP S61107453A
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- JP
- Japan
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- address
- module
- register
- bus
- circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1113—Address setting
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はバスによシ並列接続、またはカスケード接続さ
れたモジュールに対してモジュールアドレスを経済的に
設定するアドレス設定回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an address setting circuit that economically sets module addresses for modules connected in parallel or in cascade via a bus.
（従来の技術）
従来、バスによって並列接続、またはカスケード接続さ
れたモジュールを識別するためには、アドレス信号線上
のアドレス情報と各モジュールの自己アドレスとを比較
して両者の一致を検出していた。この種のアドレス識別
方式においては、各モジュールにアドレス設定用のスイ
ッチ、またはジャンパを設け、これを手動でセットする
ことによって電子回路的にアドレス設定を行っていた。(Prior art) Conventionally, in order to identify modules connected in parallel or cascade via a bus, the address information on the address signal line and the self-address of each module were compared to detect a match between the two. . In this type of address identification system, each module is provided with a switch or jumper for address setting, and the address is set using an electronic circuit by manually setting this switch or jumper.
（発明が解決しようとする問題点）
したがって、上記構成においては、既に説明したように
アドレスを一つ一つ手作業によって設定しなければなら
ないと云う欠点があυ、また、スイッチの信頼性が問題
であると共に人手を介さなければアドレスの変更ができ
ないと云う欠点もあった。(Problems to be Solved by the Invention) Therefore, the above configuration has the disadvantage that each address must be manually set one by one, as already explained, and the reliability of the switch is reduced. In addition to being a problem, there was also the drawback that addresses could not be changed without human intervention.
本発明の目的は、各モジュールに自己のアドレスを記憶
するためのアドレスレジスタ、およびこのアドレスレジ
スタにアドレスがセット済みであるか否かを識別するた
めの識別回路を備え、上記アドレスレジスタにアドレス
をセットするための制御信号を各モジュール間でデジー
チェイン的に接続し、アドレスセット制御信号がアクテ
ィブになった場合に、各モジュールではアドレスレジス
タにアドレスが既にセットされていれば、アドレスセッ
ト制御信号を次のモジュールへ中継し、未だセットされ
ていなければ中継はせず、その時のアドレス信号線上の
アドレスデータをアドレスレジスタにセットするように
動作させることによって上記欠点を除去し、アドレス設
定用スイッチまたはジャンパの代シに電気的に、モジュ
ールアドレスを自動的に設定できるように構成したアド
レス設定回路を提供することにある。An object of the present invention is to provide each module with an address register for storing its own address and an identification circuit for identifying whether or not an address has already been set in this address register. The control signals for setting are connected in a daisy chain manner between each module, and when the address set control signal becomes active, each module will transmit the address set control signal if the address has already been set in the address register. The above drawback can be eliminated by relaying to the next module and setting the address data on the address signal line at that time to the address register without relaying it if it has not been set yet. Instead, it is an object of the present invention to provide an address setting circuit configured to electrically automatically set a module address.
、ｌ （問題点を解決するための手段）本
発明によるアドレス設定回路は、バスによシ並列接続ま
たはカスケード接続された複数のモジュールをそれぞれ
、アドレス信号線上のモジュールアドレスによって識別
するモジュールアドレス設定方式において使用されるモ
ジュールの内部に設置されたものである。, l (Means for Solving the Problems) The address setting circuit according to the present invention uses a module address setting method in which each of a plurality of modules connected in parallel or cascade to a bus is identified by a module address on an address signal line. It is installed inside the module used in.
本発明において、モジュールアドレス設定回路はアドレ
スレジスタと、アドレス比較器と、識別回路とを具備し
て構成したものである。In the present invention, the module address setting circuit includes an address register, an address comparator, and an identification circuit.
アドレスレジスタは、自己のアドレスを記憶するための
ものである。The address register is for storing its own address.
アドレス比較器は、自己のアドレスとモジュールアドレ
スとを比較するためのものである。The address comparator is for comparing its own address and the module address.
識別回路は、アドレスレジスタにセットするための制御
信号を複数のモジュールの間でデジーチェイン的に接続
し、自己のアドレスと制御信号とによシ順次、モジュー
ルアドレスを識別するためのものである。The identification circuit connects a control signal to be set in an address register between a plurality of modules in a daisy chain manner, and sequentially identifies module addresses based on its own address and the control signal.
（実施例）
１′：
次に、本発明の実施例について図面を参照して
′詳細に説明する。(Example) 1': Next, an example of the present invention will be described with reference to the drawings.
'Explain in detail.
第１図は、本発明によるモジュールアドレス設定回路の
一実施例を示すブロック図である。第２図は、各モジュ
ールの内部のアドレス設定部分の回路構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing one embodiment of a module address setting circuit according to the present invention. FIG. 2 is a block diagram showing the circuit configuration of the internal address setting portion of each module.
第１図において、１は制御回路、２１〜２４はそれぞれ
モジュールである。一方、第２図において、Ｔはアドレ
スレジスタ、８はアドレス比較器、１０は識別回路であ
る。In FIG. 1, 1 is a control circuit, and 21 to 24 are modules, respectively. On the other hand, in FIG. 2, T is an address register, 8 is an address comparator, and 10 is an identification circuit.
第１図において、制御回路１に入出力するアドレスバス
信号線３、およびデータ／制御バス信号線４は各モジュ
ール２１〜２４に対してバスを形成するように接続され
ている。アドレスセット制御信号線５．６は各モジュー
ル間をデジーチェインで接続するものである。第２図に
おいて各モジュール２１〜２４の内部の詳細を示すと、
アトレースバス信号線３はアドレスレジスタ７およびア
ドレス比較器８の′ｂ
ドレスレジスタＴの出力はアドレス比較器８の＠ｂ′側
の入力端子に接続されている。アドレス設定が完了して
いる場合には、制御回路１に接続されたアドレスバス信
号線３によシそジュール２１〜２４の一つが選択された
ことを示す信号が、制御回路１からモジュール選択信号
線９上に送出される。信号線５上のアドレスセット制御
信号は識別回路１０を経由して信号線６上へ送出され、
次のモジュールへのアドレスセット制御信号となる。In FIG. 1, address bus signal lines 3 and data/control bus signal lines 4 input and output to a control circuit 1 are connected to each module 21 to 24 to form a bus. Address set control signal lines 5.6 connect each module in a daisy chain. When the internal details of each module 21 to 24 are shown in FIG. 2,
The trace bus signal line 3 is connected to the address register 7 and the 'b' side of the address comparator 8. The output of the address register T is connected to the @b' side input terminal of the address comparator 8. When the address setting has been completed, a signal indicating that one of the modules 21 to 24 has been selected is sent from the control circuit 1 to the address bus signal line 3 connected to the control circuit 1 as a module selection signal. It is sent out on line 9. The address set control signal on the signal line 5 is sent out onto the signal line 6 via the identification circuit 10.
This is the address set control signal for the next module.
さらに１識別回路１０はアドレスレジスタ７にアドレス
がセットされているか否かを識別すると共に、アドレス
レジスタ７へのアドレスの書込みを制御する。Further, the 1 identification circuit 10 identifies whether or not an address is set in the address register 7, and controls writing of the address to the address register 7.
本発明の動作は、まず初期状態では各モジュール２１〜
２４のアドレスレジスタ７には、すべてアドレスがセッ
トされていない状態である。制御回路１は先頭のモジュ
ール２１にセットすべきモジュールアドレスをアドレス
バス信号線３上に出力すると共に、アドレスセット制御
信号線５を駆動する。信号線５け先頭のモジュール２１
の内部の識別回路１０へ接続されておシ、この時に同モ
ジュール内部のアドレスレジスタ７はセットされていな
い状態である。したがって、識別回路１゜は信号線６上
のアドレスセット制御信号を出方せず、アドレスバス信
号線３上に出力されているモジュールアドレスをアドレ
スレジスタＴへ書込む。The operation of the present invention is such that in the initial state, each module 21 to
All 24 address registers 7 have no addresses set. The control circuit 1 outputs the module address to be set to the first module 21 onto the address bus signal line 3, and also drives the address set control signal line 5. Module 21 at the beginning of 5 signal lines
The address register 7 inside the module is not set at this time. Therefore, the identification circuit 1° does not output the address set control signal on the signal line 6, but writes the module address output on the address bus signal line 3 into the address register T.
次に、制御回路１は２番目のモジュールにセットすべき
モジュールアドレスをアドレスバス信号線３上に出力す
ると共に１アドレスセット制御信号線５を駆動する。こ
の場合、先頭モジュール２では既にアドレスレジスタ７
にモジュールアドレスがセットされているので、識別回
路１０はアドレスセット制御信号線５上のアドレスセッ
ト信号を直接、アドレス制御信号線６に中継する。この
アドレスセット信号が２番目のモジュール２２に入力さ
れる。２番目のモジュール２２では未だモジュールアド
レスがセットされていないので、アドレスバス信号線３
の内容は２番目の七ジュール２２のアドレスレジスタ（
図示していない）にセットされる。Next, the control circuit 1 outputs the module address to be set in the second module onto the address bus signal line 3 and drives the 1-address set control signal line 5. In this case, the first module 2 already has address register 7.
Since the module address is set in , the identification circuit 10 directly relays the address set signal on the address set control signal line 5 to the address control signal line 6. This address set signal is input to the second module 22. Since the module address has not yet been set in the second module 22, the address bus signal line 3
The contents of the second 7 joule 22 address register (
(not shown).
以下同様にして、制御回路１は順次、アドレスｊ′
バス信号線３、およびアドレスセット制御信号線５を駆
動することによシ、先頭の七ジュール２１から順次、各
モジュール２１〜２４のモジュールアドレスを設定する
ことができる。すべてのモジュールを設定した後では、
アドレスバス信号線３およびデータ／制御バス信号線４
を使用することにより、各モジュールを選択したυ、制
御したシすることができる。Thereafter, in the same manner, the control circuit 1 sequentially drives the address j' bus signal line 3 and the address set control signal line 5 to sequentially set the module address of each module 21 to 24 starting from the first 7 joules 21. can be set. After configuring all modules,
Address bus signal line 3 and data/control bus signal line 4
By using υ, each module can be selected and controlled.
（発明の効果）
以上説明したように本発明では、バスを経由してレジス
タにモジュールアドレスをセットすることＫより、個々
のモジュールへスイッチやジャンパを設ける必要がなく
、自動的にモジュールアドレスを電気的に設定すること
が可能となり、運用の省力化、システムの高信頼化、な
らびに構成の柔軟化と云う効果がある。(Effects of the Invention) As explained above, in the present invention, since the module address is set in the register via the bus, there is no need to provide switches or jumpers for each module, and the module address is automatically set electrically. This makes it possible to set the system manually, which has the effect of reducing operational labor, increasing system reliability, and making the configuration more flexible.
第１図は、本発明によるモジュールアドレス設定回路の
一実施例を示すブロック図である。
第２図は、第１図に示した各モジュールの内部の詳細を
示すプ・ツク図である。 １
パ１・・・制御回路
２１〜２４・・・モジュール
７・・・アドレスレジスタ
８・・・アドレス比較器
１０・・・識別回路
３〜６．９・・・信号線FIG. 1 is a block diagram showing one embodiment of a module address setting circuit according to the present invention. FIG. 2 is a block diagram showing the internal details of each module shown in FIG. 1. 1
Para 1...Control circuit 21-24...Module 7...Address register 8...Address comparator 10...Identification circuit 3-6.9...Signal line
Claims (1)
モジュールをそれぞれ、アドレス信号線上のモジュール
アドレスによつて識別するモジュールアドレス設定方式
において使用されるモジュール内部のアドレス設定回路
であつて、自己のアドレスを記憶するためのアドレスレ
ジスタと、前記自己のアドレスと前記モジュールアドレ
スとを比較するためのアドレス比較器と、前記アドレス
レジスタにアドレスをセットするための制御信号を前記
複数のモジュールの間でデジーチェイン的に接続し、前
記自己のアドレスと前記制御信号とにより順次、前記モ
ジュールアドレスを識別するための識別回路とを具備し
て構成したことを特徴とするモジュールアドレス設定回
路。An address setting circuit inside a module used in a module address setting method in which multiple modules connected in parallel or cascade via a bus are each identified by a module address on an address signal line, and stores its own address. , an address register for comparing the self address with the module address, and a control signal for setting an address in the address register are connected in a daisy chain manner between the plurality of modules. A module address setting circuit comprising: an identification circuit for sequentially identifying the module address based on the own address and the control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22854384A JPS61107453A (en) | 1984-10-30 | 1984-10-30 | Module address setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22854384A JPS61107453A (en) | 1984-10-30 | 1984-10-30 | Module address setting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107453A true JPS61107453A (en) | 1986-05-26 |
Family
ID=16878034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22854384A Pending JPS61107453A (en) | 1984-10-30 | 1984-10-30 | Module address setting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107453A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| JP2006133996A (en) * | 2004-11-04 | 2006-05-25 | Canon Inc | System and method for serial communication |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
-
1984
- 1984-10-30 JP JP22854384A patent/JPS61107453A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6314051B1 (en) | 1990-04-18 | 2001-11-06 | Rambus Inc. | Memory device having write latency |
| US6378020B2 (en) | 1990-04-18 | 2002-04-23 | Rambus Inc. | System having double data transfer rate and intergrated circuit therefor |
| US6415339B1 (en) | 1990-04-18 | 2002-07-02 | Rambus Inc. | Memory device having a plurality of programmable internal registers and a delay time register |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US6931467B2 (en) | 1995-10-19 | 2005-08-16 | Rambus Inc. | Memory integrated circuit device which samples data upon detection of a strobe signal |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
| JP2006133996A (en) * | 2004-11-04 | 2006-05-25 | Canon Inc | System and method for serial communication |
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