JPS61105931A - Decoder - Google Patents

Abstract

PURPOSE:To attain error control suitable for erroneous state by switching the capability of a C2 code into the decoding mode for burst correction and random error correction and applying a prescribed discrimination as to an output value of two counters for the execution of correction. CONSTITUTION:The C1 decoding is executed by a command of a control circuit 6 from the information stored in an RAM3. Number of errors K1-Kn1 discriminated by decoding processes P1-Pn1 in C1 in figure are inputted to a C1 counter 54 and stored in a discrimination circuit 56 as an error total N1(C) at decoding of full C1. Then the C2 decoding is excecuted. Number of errors L1-Ln2 discriminated by C2 decoding processes Q1-Qn2 are stored as an error total N2(C) at full C2 decoding at a C2 counter 55. When the relation of N2(C)>N1(C)exists in the circuit 56, it is discriminated that the channel is in burst error, the C2 decoding is switched into the burst error correction mode, the C decoding is tried again to correct the error.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は誤り訂正符号の復号化装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an error correction code decoding device.

〔従来の技術〕[Conventional technology]

第５図Ｆｉ積符号等の２重符号化を行う符号のディジタ
ルフォーマットＦを示す図で１図中＋１１ｉ１０１符号
化復号化方向、（２）はＣ２符号化復号化方向を示す。FIG. 5 is a diagram showing a digital format F of a code that performs double encoding such as an Fi product code. In FIG. 1, +11i101 encoding/decoding direction, and (2) indicate the C2 encoding/decoding direction.

第６図は従来の２重符号を復号する復号化装置で９図中
（３）はデータＲＡＭメモリー、（４）はＣ１復号器、
　（５１ｔｉ０２　復号器、（６）は制御回路、（７）
はデータ／アドレス／コントロール信号バスである。Figure 6 shows a conventional decoding device for decoding double codes; in Figure 9, (3) is a data RAM memory, (4) is a C1 decoder,
(51ti02 decoder, (6) is the control circuit, (7)
is the data/address/control signal bus.

受信側でデータＲＡ　Ｍ　＋３１に蓄えられたデータは
Ｃ１復号器（４）により第１図の０１俵活化方向（１１
の復号化が行われ誤りが訂正嘔れる。次に０２　　’＆
号器（５）によ！ｌｌ第１図のＣ２復号化方向＋２１の
復号化が行われ、誤りが訂正ないしは検出がなδれ情報
が再生される。The data stored in the data RAM +31 on the receiving side is processed by the C1 decoder (4) in the 01 bale activation direction (11
Decoding is performed and errors are corrected. Next 02'&
At No. 5 (5)! ll Decoding in the C2 decoding direction +21 in FIG. 1 is performed, and the error is not corrected or detected and the information is reproduced.

第７図は従来技術のＣ１又ｆｉｃ２狽号器のシンドロー
ム計算回路ｓ’２示す図で、この例では生成多項式〇　
（Ｘ）＝　（Ｘ６−）−Ｘ”−１−１）　（Ｘ６＋Ｘ５
＋Ｘ’十Ｘ２＋１　）＝ｘ１２＋Ｘ９＋Ｘ８＋Ｘ７＋Ｘ
４＋Ｘ２＋１を用いている。脂１図で（８）は情報入力
端子、　　ＤｉはＧ（Ｘ）＝Ｘ　＋Ｘ　＋Ｘ　＋Ｘ　＋
１による除ｎ回路、　ｉ９ｉ。FIG. 7 is a diagram showing the syndrome calculation circuit s'2 of the conventional C1 or fic2 encoder, and in this example, the generator polynomial 〇
(X)= (X6-)-X"-1-1) (X6+X5
+X'10X2+1)=x12+X9+X8+X7+X
4+X2+1 is used. In Figure 1, (8) is the information input terminal, and Di is G(X)=X +X +X +X +
Division n circuit by 1, i9i.

Ｑ（１，（ｌｂ、　［１２，ｔｔ３１．　（１４はフリ
ツプフロツフニヨル１ビットのシフトレジスター、　　
ＵＳ、　　σθ、　　＋１７１．　　α＆は排他的論理
和ゲートである。２はフォーマット変換器で、　（１’
Ｊ、■、　（２ｔｅ、器、　Ｅ、　＠、四、（至）は排
他的論理和ゲートである。Ｊ　＠、　Ｃ’ｌ、　Ｃ３１
，ｅｌｌ、　Ｃ３３はデータラッチメモリー、　　Ｄ２
　　はＧ（Ｘｌ＝Ｘ　＋Ｘ　＋　１による除算回路で（
至）、（２）、（至）、■、Ｃη、（至）はフリップフ
ロップによる１ビツトのシフトレジスター。Q(1, (lb, [12, tt31. (14 is a flip-flop 1-bit shift register,
US, σθ, +171. α& is an exclusive OR gate. 2 is a format converter, (1'
J, ■, (2te, vessel, E, @, 4, (to) is an exclusive OR gate. J @, C'l, C31
,ell, C33 is data latch memory, D2
is a division circuit by G(Xl=X +X + 1 (
(To), (2), (To), ■, Cη, (To) are 1-bit shift registers using flip-flops.

（ハ）１曲は排他的論理和ゲート、Ｏυ、　４ａ、　（
４３，（９）。(c) One song is an exclusive OR gate, Oυ, 4a, (
43, (9).

Ｉｔｓ、　（４ＦＡはテータラッチメモリー、Ａ口、Ａ
１．Ａ２．Ａ３・・・、ＡＡｌ４１ｑＲＯへのアドレス
情報を与える出力端子である。Its, (4FA is theta latch memory, A port, A
1. A2. A3..., is an output terminal that provides address information to AAl41qRO.

第８図にシンドローム計算回路Ｓより計算された値力）
ら誤ジを訂正する回路を示す図で、ＡＱ。Figure 8 shows the value calculated by the syndrome calculation circuit S)
This is a diagram showing a circuit for correcting errors from AQ.

Ａ１−・・、Ａ１１はアドレス入力端子、　＋７１Ｕア
ドレスバス（４７１はＲＯＭ＃Ｏ，ＫＩＩＤはＲ２Ｍ１
７．Ｇ１１−は判別回路、■はデータ遅延メモリー、　
　（５１Ｊ　　はデータ入力端子、　　（５２）　　は
誤り検出出力端子、　　（５３）　　はデータ出力端子
、　　（５４）　　は排他的論理和ゲートである。シン
ドロームにより与えられたアドレス情報は端子Ａｏ　、
　ＡＩ　、　−、Ａ１１　ｋ通過してＲＯＭ　＃　０４
７）ＲＯＭ　＋　１１４８に予め。ｒｔ算δれて蓄積ち
れていた誤シバターンが読み出され誤りか訂正される。A1-..., A11 is address input terminal, +71U address bus (471 is ROM#O, KIID is R2M1
7. G11- is a discrimination circuit, ■ is a data delay memory,
(51J is a data input terminal, (52) is an error detection output terminal, (53) is a data output terminal, and (54) is an exclusive OR gate.The address information given by the syndrome is transmitted to the terminal Ao,
AI, -, A11 k passes through ROM #04
7) ROM + 1148 in advance. Erroneous pattern turns that have accumulated over the course of the rt calculation δ are read out and errors are corrected.

以下に七れ全説明する。All seven will be explained below.

実施例では（１＝＝５であるので２個までの誤りを訂正
することができ、Ｒ２Ｍ１７．Ｒ２Ｍ１７にそれぞれ誤
り位置かストア妊れている。In the embodiment, since (1==5), up to two errors can be corrected, and error positions can be stored in R2M17 and R2M17, respectively.

受信ベクトルｒ　＝＝　（ｒＯ、ｒ４、−・・、Ｃ６２
）はシンドローム計算回路Ｓにより 旦＝（旧）＝エリ で求められる。Ｈはバリテイナエツクマトリクスで で与えられる。ただしαは（ｈ（Ｘｌ＝　Ｘ　＋Ｘ　＋
　１の原子根である。Reception vector r == (rO, r4, -..., C62
) is determined by the syndrome calculation circuit S as Dan=(old)=Eri. H is given by the Barytainerex matrix. However, α is (h(Xl= X +X +
It is the atomic root of 1.

シンドローム旦は除算回路Ｄ１　　で求められ、味算結
果がシフトレジスタ（ト）、（２）、（ハ）、ｃ’ｏ、
ｅη、（至）に残りそれがデータラッチメモリ（４υ、
１４り、　１４：９．　Ｃ１４１−０（４８にラッチδ
れる。Syndrome dan is obtained by the division circuit D1, and the calculation results are stored in shift registers (G), (2), (C), c'o,
eη, (to) remains and is the data latch memory (4υ,
14ri, 14:9. C141-0 (Latch δ at 48
It will be done.

シンドローム８２　は除算回路Ｄ２　　で求られ、除算
結果がシフトレジスター（９］、　Ｈ，（Ｌｈ、住２．
α３゜Ｉに残される。フォーマット変換回路ＸはＧＦ（
２６）の表現にするためβ＝α３　の最小多項式である
Ｇ２（Ｘ）＝Ｘ６＋Ｘ５＋Ｘ４＋Ｘ２＋１であるＧ　Ｆ
　Ｃ２１上の表現よジＧＦ（２６）　　上の表現になる
ための変換回路である。Syndrome 82 is determined by the division circuit D2, and the division result is stored in the shift register (9), H, (Lh, 2.
It is left at α3°I. The format conversion circuit X is GF (
26), the minimum polynomial of β=α3 is G2(X)=X6+X5+X4+X2+1, G F
This is a conversion circuit for converting the expression above C21 into the expression above GF(26).

誤りか２個（誤り位置は１．ｊ）の時はシンドロームＳ
は となる。この誤ジ位置ｉ、、ｉ′？ｒ、ＲｏＭに書きこ
んでおけばよい。If there are two errors (error position is 1.j), syndrome S
Hato becomes. This erroneous position i,,i'? r, just write it in RoM.

誤ジか１１向し乃）ない場合はＲＯＭ＃Ｏに誤ｐ位置を
Ｒ２Ｍ１７に −１２８＝８０　（ｉ　６進）＝１０００００００（２
ボＯ奢蓄キ込んでおく。又、３ビツト以上の６Ａ！ｌｌ
で検出でさる誤９はＲ２Ｍ１７．ＲＯＭ＃１共に一１２
８＝８０（１７Ｓ進）＝１［１００００００（２Ｊ地）
金書きこんでおく。If there is no wrong position, write the wrong p position in ROM#O to R2M17 -128=80 (i hexadecimal)=10000000 (2
I'll save up some luxury. Also, 6A with 3 bits or more! ll
Error 9 detected in R2M17. ROM#1 is 12
8 = 80 (17S base) = 1 [1000000 (2J ground)
Write down the money.

判別回路０堵は１．２−９訂正の時に誤り位置より所定
のタイミングをつくって排他的論理和ケート（５４）に
よりデータ遅延回路（５１）に蓄えられている該当ビッ
ト全反転して誤゛りを訂正する。。The discrimination circuit 0 is used to detect errors by creating a predetermined timing from the error position during 1.2-9 correction and inverting all the corresponding bits stored in the data delay circuit (51) by exclusive OR gate (54). Correct the error. .

３以上の誤ジが検出がなでれた時は出力端子（５２）よ
り誤り検出信号ｒ出力する。When three or more errors are detected, an error detection signal r is output from the output terminal (52).

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の方法は通信路かバースト誤り状態、又はランダム
誤り状態のどちらかｔ想足して復号化装置Ｗ全設計して
いたので通信路が七のバースト、Ａ９もランタム誤りも
起こるような場合にはうまく作動しなくなる問題点があ
った。In the conventional method, the entire decoding device W was designed with either the communication path, burst error state, or random error state in mind, so if the communication path is a burst of 7, and A9 or random errors occur, There was a problem with it not working properly.

〔問題点を解決するための手段〕[Means for solving problems]

本発明ではランタ゛ム／バーストどちらの誤り発生状態
でもＣ２符号の能カケバースト訂正用、ランタム誤り訂
正用と復号のモードを切り換えて訂正動作全実行するた
め二つのカウンタの出力値に関し所定の判定を行う判定
回路を設けている。In the present invention, in order to execute all correction operations by switching the decoding mode between the C2 code's function burst correction and random error correction in both random and burst error occurrence states, a predetermined judgment is made regarding the output values of the two counters. A circuit is installed.

〔作用〕[Effect]

この発明に各０１　　復号、　　Ｃ２復号で誤す個数を
推定し、七の個数？全０１　　復号プロセス、全Ｃ２復
号プロセスごとに合計するカウンター、およびその数値
全比較する判定回路２よひバースト／ランダム２様に誤
りを訂正するＣ２　復号器を備えているので通信路がラ
ンタム誤り状態であるの力）バースト誤り状態であるの
か１判定して通信路の誤り状態に側して誤り全訂正する
。In this invention, the number of errors in each 01 decoding and C2 decoding is estimated, and the number of 7? All 01 decoding processes, all C2 decoding processes, a counter that totals the total, and a judgment circuit 2 that compares all the values.Since it is equipped with a C2 decoder that corrects errors in a burst/random 2 manner, the communication path is in a random error state. 1) Determine if it is a burst error state and correct all errors based on the error state of the communication channel.

〔実施例〕〔Example〕

第１図は本発明による実施例のフロック図である。 FIG. 1 is a block diagram of an embodiment according to the present invention.

第１図？　＋３１　ｆ”［データＲＡＭメモリー、（４
）はｃ１復号器、（５）は０２　復号器、（６）は制イ
曲回路、（７）はアドレス／データ／コントロール信号
バス、　　（５４）は０１　　カウンター、　　（５５
）は０２　　カウンター。Figure 1? +31 f” [Data RAM memory, (4
) is c1 decoder, (5) is 02 decoder, (6) is curve control circuit, (7) is address/data/control signal bus, (54) is 01 counter, (55
) is 02 counter.

（５６）は判定回路である。(56) is a determination circuit.

第２図は１本発明の復号化を示す概念図で、第２図中Ｆ
ｆｉ符号のナイジタルフォーマッｌ−，Ｐ１゜ｐ２．・
・・、Ｐｎｌは各々Ｃ１復号器によるｃｌ　　復号プロ
セス、　　Ｑｌ、　Ｃ２、−、Ｑｎ２　　は各々Ｃ２復
号器にょる０２　　（７号プロセス、　　Ｋ１．　Ｋ２
．　・・・、　Ｋｎｊ　　は各々ｃ１俵号プロセスｐｉ
　、　Ｐ２　、・・・＋　”ｎｌ　　で推定された誤り
数（Ｍ＊　　Ｌｌ　＋　”２　＋　”’＋　Ｌｎ２　’
ｒｌ各々Ｃ２復号でＱｌ、　Ｑ、２・・・、Ｑｎ２で推
定Ｉｎた誤ジ叔値、　　ｈｌ（ｃ）　ｔｒｉ　Ｋ＋　、
　Ｋ２”’＋　Ｋｎｌ　　の合計値、　　Ｎ２　（０）
　Ｉｄ　Ｌｌ、　Ｌ２　、　・−、Ｌｎ２の合計値を示
す。Figure 2 is a conceptual diagram showing decoding according to the present invention.
Digital format of fi code l-, P1゜p2.・
..., Pnl are the cl decoding processes by the C1 decoder, and Ql, C2, -, Qn2 are the 02 (No. 7 processes, K1. K2 each by the C2 decoder)
．． ..., Knj are each c1 bag process pi
, P2 , ...+ ``nl'' estimated error number (M* Ll + ``2 + '''+ Ln2 '
rl is the error value estimated by Ql, Q, 2..., Qn2 in C2 decoding, hl(c) tri K+,
Total value of K2”'+ Knl, N2 (0)
Id indicates the total value of Ll, L2, .-, Ln2.

第１図でデータ１（ＡＭメモＩＪ　−（３１に蓄えられ
た情報は制飢回路（６）の指令により０１　　仮号ケ実
行する。第２図のＣ１復号プロセスｐ１　、　ｐ２．・
・・、Ｐｎｉにより判定された誤り個数に１　、　Ｋ２
　、・・−、ＫｒＮ　　はＣ１カウンター（５４）へ入
力さ几、そこで全ｃ１　　イｙ号時の誤り合計とし″Ｃ
Ｎｊ　（Ｃ１という数値か判定回路（５６）に記憶でれ
る。次に１割飢回路（６）の指令によジＣ２復号を実行
する。第２図の各０２　イ問号プロセスＱ１．　Ｃ２、
・・・、Ｑｎ２　　により判定芒ｒした誤Ｖ個数はＬｌ
　、　Ｌ２　、　”’、　Ｌｎ２　　としてＣ２カウン
ター（５５）へ入力ｇａ−ｔこで全０２後号時の誤り合
計としてＮ２　（Ｃりという数値か判定回路（５６）に
記憶δれる。In FIG. 1, data 1 (information stored in the AM memo IJ-(31) is executed as 01 temporary code by the command of the starvation circuit (6). C1 decoding process p1, p2. in FIG. 2).
..., the number of errors determined by Pni is 1, K2
,...-, KrN is input to the C1 counter (54), and then the total error for all c1
The numerical value Nj (C1) is stored in the determination circuit (56). Next, the 10% starvation circuit (6) executes the decoding of C2. Each 02 I question number process in Fig. 2 Q1.C2,
..., the number of incorrect V determined by Qn2 is Ll
, L2, "', Ln2 is input to the C2 counter (55), and a value of N2 (C) is stored in the determination circuit (56) as the total error for all 02 numbers.

あ３図は通信路に長嘔ｎ１・（Ｔ２−１）のバースト誤
りか起こった時の説明図である。Figure A3 is an explanatory diagram when a long burst error of n1·(T2-1) occurs in the communication channel.

（５７）　Ｕ長Ｇ　ｎｌ（Ｔ２１）のバースト誤り。(57) Burst error in U length G nl (T21).

（５８）はＮ２　（０）＞　Ｎ１（Ｃｉ）の判定プロセ
ス、　　（５９）は同プロセスよりＣ２復号プロセスの
どの時点でＮ２　Ｕ＞　Ｎ１Ｕ　　となったかを示す。(58) shows the determination process of N2 (0)>N1(Ci), and (59) shows at what point in the C2 decoding process from the same process it becomes N2 U>N1U.

０１後号プロセスでＦｉｎｚ　　回ｃ１　　復号時の推
定誤り個数か合計され数値Ｎ１（ｅｌｋうる。In the 01 post-coding process, the estimated number of errors at the time of Finz decoding is summed and a numerical value N1 (elk) is obtained.

ここで０１　　符号は（ｎｌ、　）ｃ＋　、　ｔｌ）、
　０２符号は（ｎ２　、　Ｋ２．　ｔ２）　　線計符号
でＴ２　はＣ２のバースト誤り訂正能力とする。通常Ｔ
２　＞　ｔ２である。Ｔ２＝ｔ２＋α　とおく。Ｔ２　
　個の０１復号プロセスは正しい訂正が行われずｔｌ　
＋１　、　ｔｉ　、す・、２．　１．　０なる数値全出
力することになるか２元ＤＣＨ符号のような不完全符号
では七のほとんどがｔ１＋１となるものと近火的にみな
式れる。Here, the 01 code is (nl, )c+, tl),
The 02 code is a (n2, K2.t2) line code, and T2 is the burst error correction capability of C2. Normal T
2 > t2. Let T2=t2+α. T2
01 decoding process did not make the correct correction tl
+1, ti, s・, 2. 1. In an incomplete code such as a binary DCH code, most of the numbers 7 will be output as t1+1.

−’−Ｎ１　ｔＣ１≦Ｔ２　　（ｔｌ　＋　　１ンＮ２
（ｃｌ＝（ｔ２＋ａ−１）（ｔ＊＋１）　　１βは各Ｃ
１復号がｔｌ　　以下に誤り個数全推定した時ｔ１＋１
　との差の合計である。一方ｃ２　　復号では全Ｃ２復
号プロセスで正しい復号かなき九々い。-'-N1 tC1≦T2 (tl + 1nN2
(cl=(t2+a-1)(t*+1) 1β is for each C
When the total number of errors in 1 decoding is estimated to be less than tl, t1+1
is the total difference between On the other hand, in c2 decoding, there are nine cases without correct decoding in the entire C2 decoding process.

、’、　Ｎ２　（Ｃ１８（ｔ２　＋　１）ｎｌ”　Ｎ２
　（ｃｌ＝　（ｔ２　＋　１　）ｎｌ　−ｒｒは各０２
　復号がｔ２　　以下に誤り個数を個定した時ｔ２＋１
　との差の金納である。２元ＢＯＨ符号のような場合は
β”ｏ、ｒ＝ｏとみてよい。,', N2 (C18(t2 + 1)nl'' N2
(cl= (t2 + 1) nl - rr are each 02
When the number of errors in decoding is determined to be less than or equal to t2, t2+1
This is the difference between the amount and the amount paid. In the case of a binary BOH code, β''o, r=o.

Ｎ２　（Ｃ１−Ｎ＋　（ｃ） 従ってｎｌ＞（１−ｔ（α−２）／（ｔ２＋１月・（１
＋ｔ１）　　なるように設計して２けばの時Ｎ２　（Ｃ
１＞　Ｎ１（ｃｌ　　となった時１通信路がバースト的
であると判断し、　　Ｃ２俊号全バースト誤り訂正モー
ドに切り侠えてＣ仮号金再度やジなおし、瞑り全訂正す
ることがでさる、このようにしてより通１Ｍ路の誤り状
態に〕棒金した誤り制御が可能となる。N2 (C1-N+ (c) Therefore, nl>(1-t(α-2)/(t2+1 month・(1
+t1) When N2 (C
1> When N1 (cl), it is determined that the 1st communication channel is burst-like, and it is possible to switch to the C2 shungo full burst error correction mode, redo the C provisional fault again, and then complete all corrections. In this way, it becomes possible to control the error more precisely in the error state of the 1M path.

第４図は本発明による各ｃ１．　Ｃ２湛号器でＡＱ。FIG. 4 shows each c1. AQ with C2 tank.

Ａｉ、・・・、Ａｉｌ　　、　（４７１，＋４１１１．
　４’Ｊ、　５Ｇ、　　（５１）、　（５２）。Ai,..., Ail, (471,+4111.
4'J, 5G, (51), (52).

（５４）は第８図と同じものである。ＴＯ、’ｒ４　、
　Ｔ２゜Ｔ３　は各々Ｏ誤す、１誤９，２誤ジ、３以上
の誤りを判別回路０９か判別した結果として誤！７数１
１ηをカウンターへ出力する出力端子である。(54) is the same as in FIG. TO,'r4,
T2゜T3 are each 0 error, 1 error 9, 2 error J, 3 or more errors as a result of discrimination by the discrimination circuit 09! 7 number 1
This is an output terminal that outputs 1η to the counter.

図でＲＯＭ　＃　ＯＧ１７１．　　ＲＯＭ　＄　１　（
４８１は２１Ａ９の時は誤り位置會単を誤りの時はＲＯ
Ｍ＃０包刀に誤り位ｉｉＲｎＭｓ１には誤り位置と紛わ
しくないよう、−１２８＝８０（１６進）＝１００００
０００（２進〕を書く。３ビット以上の誤りが検出でき
た場合にはＲＯＭ＃Ｏｆ４η、ＲＯＭ＄１（ハ）に−６
４＝（！　０　（１６進）＝１１０００００００（２進
月ヒ書く。In the figure, ROM #OG171. ROM $1 (
481 is 21A9, the error position meeting is error, RO
M#0 is the error position iiRnMs1 is -128=80 (hexadecimal)=10000 so as not to be confused with the error position
Write 000 (binary). If an error of 3 bits or more is detected, write -6 to ROM#Of4η and ROM$1 (c).
4 = (! 0 (hexadecimal) = 110000000 (write binary month).

シンドロームＳ１．　Ｅ３３　　が共に０の時は端子Ｔ
Ｏより誤９数値“Ｏ″を出力する。以上より誤すが生起
したと＠ＲＯ３ｎｏ、ＲＯＭ＄１のデータよｆ）誤り個
数上判別できる。従ってこの復号器は２個の誤り？訂正
した時は端子Ｔ２　　に誤り数値“２”？出力し、１個
の誤りｒ訂正した時は端子Ｔ、に誤り数値“１″ｒ出力
し３１１６１以上の誤り全検出した時は端子Ｔ５　　に
誤り数イ直“３″を出力する。出力された数１直はそれ
ぞれＣ１カウンター（５４）　。Syndrome S1. When both E33 are 0, terminal T
The incorrect 9 value "O" is output from O. From the above, it can be determined that an error has occurred based on the number of errors in @RO3no and ROM$1 data. So this decoder has two errors? When corrected, is the error value “2” on terminal T2? When one error r is corrected, the error number "1" is output to the terminal T, and when all errors of 31161 or more are detected, the error number "3" is output to the terminal T5. Each output number 1 is a C1 counter (54).

Ｃ２カウンター（５５）により合計されｔｈ　（０）　
、　Ｎ２（０）の数値として判定回路（５６）で所定の
判定を行い前述のプロセスでバースト誤り訂正かランダ
ム誤り訂正か動作モード全決定する。Totaled by C2 counter (55) th (0)
, N2(0), a predetermined determination is made in the determination circuit (56), and the operation mode, either burst error correction or random error correction, is fully determined in the process described above.

ところで上ｄピ説明ではこの発明ｋｃ１　符号、　　Ｃ
２符号とも２誤ジ訂正のＢＣＨ符号に限定したか一般の
符号でも可能なことはいうまでもない。By the way, in the above dpi explanation, this invention kc1 code, C
It goes without saying that both codes may be limited to the BCH code with 2-error correction or may be a general code.

なおバースト／ランタム誤り両様の誤ｖ全訂正する復号
器としては１例えば特開昭５９−７５７３２号に記載の
ものを用いることができる。As a decoder that completely corrects both burst and random errors, it is possible to use, for example, the one described in Japanese Unexamined Patent Publication No. 75732/1983.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明では各Ｃ＋　　’ｍ号、　　Ｃ２ｔ
ＪｉＪ号のプロセスで誤り個数上推定しあや！！ｌｌを
合計するＣ１　　カウンター、Ｃ２カウンターケ備えて
いるので通信路がバースト誤り状態にあるのかランタム
誤り状態にあるの力）推定できよジ辿侶路の誤り状態に
適合した誤り制御が可能となゐ。As described above, in the present invention, each C+ 'm, C2t
It is estimated based on the number of errors in the JiJ process! ! Since it is equipped with a C1 counter and a C2 counter that total ll, it is possible to estimate whether the communication path is in a burst error state or a random error state.Error control that is suitable for the error state of the trace path is possible. Wow.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の復号化装置のフロック僧絖図。 第２９は本発明の復号化装置の復号フロセス概念図、第
３図は本発明の復号化装置でバースト誤りが生起した時
の動作説明図、第４図は本発明の各ｃ１　、　Ｃ２復号
器の誤り訂正部分評細説明区１．第５図は本発明の積符
号のフォーマ゛ノド図、第６図は従来の僅号化装置會示
す図、第１図は１疋米の復号化装置のシンドローム］゛
算すをｗ、１−図、第８図は従来の各ｃ１　、　Ｃ２復
号器の誤り訂正部分詳細説明図 図において、（３）はＲＡＭメモリー、（４）は自　復
号器、（５）はＣ２復号器、（６）は制御回路、（７）
はアドレス／データ／コントロール信号バス、　（４７
１，囮はＲＯＭメモリー、　（４！１は判別回路、　　
ＴＯ，ＴＩ、Ｔ２゜Ｔ３　　は誤り情報の出力端子、　
　（５４）　　は０１　　カウンター、　　（５５）　
　はＣ２カウンター、（５リ　は判定回路。 なお９図中同一符号は同一または相当部分を示す。FIG. 1 is a flock diagram of the decoding device of the present invention. 29 is a conceptual diagram of the decoding process of the decoding device of the present invention, FIG. 3 is an explanatory diagram of the operation when a burst error occurs in the decoding device of the present invention, and FIG. 4 is a diagram of each c1 and C2 decoder of the present invention Error correction partial evaluation explanation section 1. FIG. 5 is a formonod diagram of the product code of the present invention, FIG. 6 is a diagram showing a conventional decoding device, and FIG. 1 is a syndrome of a decoding device of 1. - Figure 8 is a detailed explanatory diagram of the error correction part of each conventional C1 and C2 decoder. (3) is the RAM memory, (4) is the self-decoder, (5) is the C2 decoder, ) is the control circuit, (7)
is the address/data/control signal bus, (47
1, Decoy is ROM memory, (4!1 is discrimination circuit,
TO, TI, T2゜T3 are error information output terminals,
(54) is 01 counter, (55)
is a C2 counter, (5 is a judgment circuit. The same reference numerals in Figure 9 indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] Ｃ＿１符号化、Ｃ＿２符号化を行い２重に符号化して送
信し、受信側でＣ＿１復号化、Ｃ＿２復号化を行つて情
報を復号する復号化装置において、Ｃ＿１復号化で推定
した誤り個数Ｎ＿２（Ｃ）、Ｃ＿２復号化で推定した誤
り個数Ｎ＿２（Ｃ）を計数するＣ＿１カウンター、およ
びＣ＿２カウンター、それらのカウンター出力値より所
定の判定を行う判定回路を備え、通信路の誤り状態をラ
ンダム誤りかバースト誤りかを判定し、その判定結果に
基づいて復号器のモードを切換えることを特徴とする復
号化装置。In a decoding device that performs C_1 encoding and C_2 encoding, double encodes and transmits, and performs C_1 decoding and C_2 decoding on the receiving side to decode information, the number of errors estimated by C_1 decoding N_2 ( C), a C_1 counter that counts the number of errors N_2(C) estimated by C_2 decoding, a C_2 counter, and a judgment circuit that makes a predetermined judgment based on the output values of these counters, and determines whether the error state of the communication path is a random error or not. A decoding device characterized by determining whether it is a burst error and switching a mode of a decoder based on the determination result.