JPS61105931A - Decoder - Google Patents
DecoderInfo
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- JPS61105931A JPS61105931A JP59228406A JP22840684A JPS61105931A JP S61105931 A JPS61105931 A JP S61105931A JP 59228406 A JP59228406 A JP 59228406A JP 22840684 A JP22840684 A JP 22840684A JP S61105931 A JPS61105931 A JP S61105931A
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- error
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は誤り訂正符号の復号化装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an error correction code decoding device.
第5図Fi積符号等の2重符号化を行う符号のディジタ
ルフォーマットFを示す図で1図中+11i101符号
化復号化方向、(2)はC2符号化復号化方向を示す。FIG. 5 is a diagram showing a digital format F of a code that performs double encoding such as an Fi product code. In FIG. 1, +11i101 encoding/decoding direction, and (2) indicate the C2 encoding/decoding direction.
第6図は従来の2重符号を復号する復号化装置で9図中
(3)はデータRAMメモリー、(4)はC1復号器、
(51ti02 復号器、(6)は制御回路、(7)
はデータ/アドレス/コントロール信号バスである。Figure 6 shows a conventional decoding device for decoding double codes; in Figure 9, (3) is a data RAM memory, (4) is a C1 decoder,
(51ti02 decoder, (6) is the control circuit, (7)
is the data/address/control signal bus.
受信側でデータRA M +31に蓄えられたデータは
C1復号器(4)により第1図の01俵活化方向(11
の復号化が行われ誤りが訂正嘔れる。次に02 ’&
号器(5)によ!ll第1図のC2復号化方向+21の
復号化が行われ、誤りが訂正ないしは検出がなδれ情報
が再生される。The data stored in the data RAM +31 on the receiving side is processed by the C1 decoder (4) in the 01 bale activation direction (11
Decoding is performed and errors are corrected. Next 02'&
At No. 5 (5)! ll Decoding in the C2 decoding direction +21 in FIG. 1 is performed, and the error is not corrected or detected and the information is reproduced.
第7図は従来技術のC1又fic2狽号器のシンドロー
ム計算回路s’2示す図で、この例では生成多項式〇
(X)= (X6−)−X”−1−1) (X6+X5
+X’十X2+1 )=x12+X9+X8+X7+X
4+X2+1を用いている。脂1図で(8)は情報入力
端子、 DiはG(X)=X +X +X +X +
1による除n回路、 i9i。FIG. 7 is a diagram showing the syndrome calculation circuit s'2 of the conventional C1 or fic2 encoder, and in this example, the generator polynomial 〇
(X)= (X6-)-X"-1-1) (X6+X5
+X'10X2+1)=x12+X9+X8+X7+X
4+X2+1 is used. In Figure 1, (8) is the information input terminal, and Di is G(X)=X +X +X +X +
Division n circuit by 1, i9i.
Q(1,(lb、 [12,tt31. (14はフリ
ツプフロツフニヨル1ビットのシフトレジスター、
US、 σθ、 +171. α&は排他的論理
和ゲートである。2はフォーマット変換器で、 (1’
J、■、 (2te、器、 E、 @、四、(至)は排
他的論理和ゲートである。J @、 C’l、 C31
,ell、 C33はデータラッチメモリー、 D2
はG(Xl=X +X + 1による除算回路で(
至)、(2)、(至)、■、Cη、(至)はフリップフ
ロップによる1ビツトのシフトレジスター。Q(1, (lb, [12, tt31. (14 is a flip-flop 1-bit shift register,
US, σθ, +171. α& is an exclusive OR gate. 2 is a format converter, (1'
J, ■, (2te, vessel, E, @, 4, (to) is an exclusive OR gate. J @, C'l, C31
,ell, C33 is data latch memory, D2
is a division circuit by G(Xl=X +X + 1 (
(To), (2), (To), ■, Cη, (To) are 1-bit shift registers using flip-flops.
(ハ)1曲は排他的論理和ゲート、Oυ、 4a、 (
43,(9)。(c) One song is an exclusive OR gate, Oυ, 4a, (
43, (9).
Its、 (4FAはテータラッチメモリー、A口、A
1.A2.A3・・・、AAl41qROへのアドレス
情報を与える出力端子である。Its, (4FA is theta latch memory, A port, A
1. A2. A3..., is an output terminal that provides address information to AAl41qRO.
第8図にシンドローム計算回路Sより計算された値力)
ら誤ジを訂正する回路を示す図で、AQ。Figure 8 shows the value calculated by the syndrome calculation circuit S)
This is a diagram showing a circuit for correcting errors from AQ.
A1−・・、A11はアドレス入力端子、 +71Uア
ドレスバス(471はROM#O,KIIDはR2M1
7.G11−は判別回路、■はデータ遅延メモリー、
(51J はデータ入力端子、 (52) は
誤り検出出力端子、 (53) はデータ出力端子
、 (54) は排他的論理和ゲートである。シン
ドロームにより与えられたアドレス情報は端子Ao 、
AI 、 −、A11 k通過してROM # 04
7)ROM + 1148に予め。rt算δれて蓄積ち
れていた誤シバターンが読み出され誤りか訂正される。A1-..., A11 is address input terminal, +71U address bus (471 is ROM#O, KIID is R2M1
7. G11- is a discrimination circuit, ■ is a data delay memory,
(51J is a data input terminal, (52) is an error detection output terminal, (53) is a data output terminal, and (54) is an exclusive OR gate.The address information given by the syndrome is transmitted to the terminal Ao,
AI, -, A11 k passes through ROM #04
7) ROM + 1148 in advance. Erroneous pattern turns that have accumulated over the course of the rt calculation δ are read out and errors are corrected.
以下に七れ全説明する。All seven will be explained below.
実施例では(1==5であるので2個までの誤りを訂正
することができ、R2M17.R2M17にそれぞれ誤
り位置かストア妊れている。In the embodiment, since (1==5), up to two errors can be corrected, and error positions can be stored in R2M17 and R2M17, respectively.
受信ベクトルr == (rO、r4、−・・、C62
)はシンドローム計算回路Sにより
旦=(旧)=エリ
で求められる。Hはバリテイナエツクマトリクスで
で与えられる。ただしαは(h(Xl= X +X +
1の原子根である。Reception vector r == (rO, r4, -..., C62
) is determined by the syndrome calculation circuit S as Dan=(old)=Eri. H is given by the Barytainerex matrix. However, α is (h(Xl= X +X +
It is the atomic root of 1.
シンドローム旦は除算回路D1 で求められ、味算結
果がシフトレジスタ(ト)、(2)、(ハ)、c’o、
eη、(至)に残りそれがデータラッチメモリ(4υ、
14り、 14:9. C141−0(48にラッチδ
れる。Syndrome dan is obtained by the division circuit D1, and the calculation results are stored in shift registers (G), (2), (C), c'o,
eη, (to) remains and is the data latch memory (4υ,
14ri, 14:9. C141-0 (Latch δ at 48
It will be done.
シンドローム82 は除算回路D2 で求られ、除算
結果がシフトレジスター(9]、 H,(Lh、住2.
α3゜Iに残される。フォーマット変換回路XはGF(
26)の表現にするためβ=α3 の最小多項式である
G2(X)=X6+X5+X4+X2+1であるG F
C21上の表現よジGF(26) 上の表現になる
ための変換回路である。Syndrome 82 is determined by the division circuit D2, and the division result is stored in the shift register (9), H, (Lh, 2.
It is left at α3°I. The format conversion circuit X is GF (
26), the minimum polynomial of β=α3 is G2(X)=X6+X5+X4+X2+1, G F
This is a conversion circuit for converting the expression above C21 into the expression above GF(26).
誤りか2個(誤り位置は1.j)の時はシンドロームS
は
となる。この誤ジ位置i、、i′?r、RoMに書きこ
んでおけばよい。If there are two errors (error position is 1.j), syndrome S
Hato becomes. This erroneous position i,,i'? r, just write it in RoM.
誤ジか11向し乃)ない場合はROM#Oに誤p位置を
R2M17に
−128=80 (i 6進)=10000000(2
ボO奢蓄キ込んでおく。又、3ビツト以上の6A!ll
で検出でさる誤9はR2M17.ROM#1共に一12
8=80(17S進)=1[1000000(2J地)
金書きこんでおく。If there is no wrong position, write the wrong p position in ROM#O to R2M17 -128=80 (i hexadecimal)=10000000 (2
I'll save up some luxury. Also, 6A with 3 bits or more! ll
Error 9 detected in R2M17. ROM#1 is 12
8 = 80 (17S base) = 1 [1000000 (2J ground)
Write down the money.
判別回路0堵は1.2−9訂正の時に誤り位置より所定
のタイミングをつくって排他的論理和ケート(54)に
よりデータ遅延回路(51)に蓄えられている該当ビッ
ト全反転して誤゛りを訂正する。。The discrimination circuit 0 is used to detect errors by creating a predetermined timing from the error position during 1.2-9 correction and inverting all the corresponding bits stored in the data delay circuit (51) by exclusive OR gate (54). Correct the error. .
3以上の誤ジが検出がなでれた時は出力端子(52)よ
り誤り検出信号r出力する。When three or more errors are detected, an error detection signal r is output from the output terminal (52).
従来の方法は通信路かバースト誤り状態、又はランダム
誤り状態のどちらかt想足して復号化装置W全設計して
いたので通信路が七のバースト、A9もランタム誤りも
起こるような場合にはうまく作動しなくなる問題点があ
った。In the conventional method, the entire decoding device W was designed with either the communication path, burst error state, or random error state in mind, so if the communication path is a burst of 7, and A9 or random errors occur, There was a problem with it not working properly.
本発明ではランタ゛ム/バーストどちらの誤り発生状態
でもC2符号の能カケバースト訂正用、ランタム誤り訂
正用と復号のモードを切り換えて訂正動作全実行するた
め二つのカウンタの出力値に関し所定の判定を行う判定
回路を設けている。In the present invention, in order to execute all correction operations by switching the decoding mode between the C2 code's function burst correction and random error correction in both random and burst error occurrence states, a predetermined judgment is made regarding the output values of the two counters. A circuit is installed.
この発明に各01 復号、 C2復号で誤す個数を
推定し、七の個数?全01 復号プロセス、全C2復
号プロセスごとに合計するカウンター、およびその数値
全比較する判定回路2よひバースト/ランダム2様に誤
りを訂正するC2 復号器を備えているので通信路がラ
ンタム誤り状態であるの力)バースト誤り状態であるの
か1判定して通信路の誤り状態に側して誤り全訂正する
。In this invention, the number of errors in each 01 decoding and C2 decoding is estimated, and the number of 7? All 01 decoding processes, all C2 decoding processes, a counter that totals the total, and a judgment circuit 2 that compares all the values.Since it is equipped with a C2 decoder that corrects errors in a burst/random 2 manner, the communication path is in a random error state. 1) Determine if it is a burst error state and correct all errors based on the error state of the communication channel.
第1図は本発明による実施例のフロック図である。 FIG. 1 is a block diagram of an embodiment according to the present invention.
第1図? +31 f”[データRAMメモリー、(4
)はc1復号器、(5)は02 復号器、(6)は制イ
曲回路、(7)はアドレス/データ/コントロール信号
バス、 (54)は01 カウンター、 (55
)は02 カウンター。Figure 1? +31 f” [Data RAM memory, (4
) is c1 decoder, (5) is 02 decoder, (6) is curve control circuit, (7) is address/data/control signal bus, (54) is 01 counter, (55
) is 02 counter.
(56)は判定回路である。(56) is a determination circuit.
第2図は1本発明の復号化を示す概念図で、第2図中F
fi符号のナイジタルフォーマッl−,P1゜p2.・
・・、Pnlは各々C1復号器によるcl 復号プロ
セス、 Ql、 C2、−、Qn2 は各々C2復
号器にょる02 (7号プロセス、 K1. K2
. ・・・、 Knj は各々c1俵号プロセスpi
、 P2 、・・・+ ”nl で推定された誤り
数(M* Ll + ”2 + ”’+ Ln2 ’
rl各々C2復号でQl、 Q、2・・・、Qn2で推
定Inた誤ジ叔値、 hl(c) tri K+ 、
K2”’+ Knl の合計値、 N2 (0)
Id Ll、 L2 、 ・−、Ln2の合計値を示
す。Figure 2 is a conceptual diagram showing decoding according to the present invention.
Digital format of fi code l-, P1゜p2.・
..., Pnl are the cl decoding processes by the C1 decoder, and Ql, C2, -, Qn2 are the 02 (No. 7 processes, K1. K2 each by the C2 decoder)
.. ..., Knj are each c1 bag process pi
, P2 , ...+ ``nl'' estimated error number (M* Ll + ``2 + '''+ Ln2 '
rl is the error value estimated by Ql, Q, 2..., Qn2 in C2 decoding, hl(c) tri K+,
Total value of K2”'+ Knl, N2 (0)
Id indicates the total value of Ll, L2, .-, Ln2.
第1図でデータ1(AMメモIJ −(31に蓄えられ
た情報は制飢回路(6)の指令により01 仮号ケ実
行する。第2図のC1復号プロセスp1 、 p2.・
・・、Pniにより判定された誤り個数に1 、 K2
、・・−、KrN はC1カウンター(54)へ入
力さ几、そこで全c1 イy号時の誤り合計とし″C
Nj (C1という数値か判定回路(56)に記憶でれ
る。次に1割飢回路(6)の指令によジC2復号を実行
する。第2図の各02 イ問号プロセスQ1. C2、
・・・、Qn2 により判定芒rした誤V個数はLl
、 L2 、 ”’、 Ln2 としてC2カウン
ター(55)へ入力ga−tこで全02後号時の誤り合
計としてN2 (Cりという数値か判定回路(56)に
記憶δれる。In FIG. 1, data 1 (information stored in the AM memo IJ-(31) is executed as 01 temporary code by the command of the starvation circuit (6). C1 decoding process p1, p2. in FIG. 2).
..., the number of errors determined by Pni is 1, K2
,...-, KrN is input to the C1 counter (54), and then the total error for all c1
The numerical value Nj (C1) is stored in the determination circuit (56). Next, the 10% starvation circuit (6) executes the decoding of C2. Each 02 I question number process in Fig. 2 Q1.C2,
..., the number of incorrect V determined by Qn2 is Ll
, L2, "', Ln2 is input to the C2 counter (55), and a value of N2 (C) is stored in the determination circuit (56) as the total error for all 02 numbers.
あ3図は通信路に長嘔n1・(T2−1)のバースト誤
りか起こった時の説明図である。Figure A3 is an explanatory diagram when a long burst error of n1·(T2-1) occurs in the communication channel.
(57) U長G nl(T21)のバースト誤り。(57) Burst error in U length G nl (T21).
(58)はN2 (0)> N1(Ci)の判定プロセ
ス、 (59)は同プロセスよりC2復号プロセスの
どの時点でN2 U> N1U となったかを示す。(58) shows the determination process of N2 (0)>N1(Ci), and (59) shows at what point in the C2 decoding process from the same process it becomes N2 U>N1U.
01後号プロセスでFinz 回c1 復号時の推
定誤り個数か合計され数値N1(elkうる。In the 01 post-coding process, the estimated number of errors at the time of Finz decoding is summed and a numerical value N1 (elk) is obtained.
ここで01 符号は(nl、 )c+ 、 tl)、
02符号は(n2 、 K2. t2) 線計符号
でT2 はC2のバースト誤り訂正能力とする。通常T
2 > t2である。T2=t2+α とおく。T2
個の01復号プロセスは正しい訂正が行われずtl
+1 、 ti 、す・、2. 1. 0なる数値全出
力することになるか2元DCH符号のような不完全符号
では七のほとんどがt1+1となるものと近火的にみな
式れる。Here, the 01 code is (nl, )c+, tl),
The 02 code is a (n2, K2.t2) line code, and T2 is the burst error correction capability of C2. Normal T
2 > t2. Let T2=t2+α. T2
01 decoding process did not make the correct correction tl
+1, ti, s・, 2. 1. In an incomplete code such as a binary DCH code, most of the numbers 7 will be output as t1+1.
−’−N1 tC1≦T2 (tl + 1ンN2
(cl=(t2+a−1)(t*+1) 1βは各C
1復号がtl 以下に誤り個数全推定した時t1+1
との差の合計である。一方c2 復号では全C2復
号プロセスで正しい復号かなき九々い。-'-N1 tC1≦T2 (tl + 1nN2
(cl=(t2+a-1)(t*+1) 1β is for each C
When the total number of errors in 1 decoding is estimated to be less than tl, t1+1
is the total difference between On the other hand, in c2 decoding, there are nine cases without correct decoding in the entire C2 decoding process.
、’、 N2 (C18(t2 + 1)nl” N2
(cl= (t2 + 1 )nl −rrは各02
復号がt2 以下に誤り個数を個定した時t2+1
との差の金納である。2元BOH符号のような場合は
β”o、r=oとみてよい。,', N2 (C18(t2 + 1)nl'' N2
(cl= (t2 + 1) nl - rr are each 02
When the number of errors in decoding is determined to be less than or equal to t2, t2+1
This is the difference between the amount and the amount paid. In the case of a binary BOH code, β''o, r=o.
N2 (C1−N+ (c)
従ってnl>(1−t(α−2)/(t2+1月・(1
+t1) なるように設計して2けばの時N2 (C
1> N1(cl となった時1通信路がバースト的
であると判断し、 C2俊号全バースト誤り訂正モー
ドに切り侠えてC仮号金再度やジなおし、瞑り全訂正す
ることがでさる、このようにしてより通1M路の誤り状
態に〕棒金した誤り制御が可能となる。N2 (C1-N+ (c) Therefore, nl>(1-t(α-2)/(t2+1 month・(1
+t1) When N2 (C
1> When N1 (cl), it is determined that the 1st communication channel is burst-like, and it is possible to switch to the C2 shungo full burst error correction mode, redo the C provisional fault again, and then complete all corrections. In this way, it becomes possible to control the error more precisely in the error state of the 1M path.
第4図は本発明による各c1. C2湛号器でAQ。FIG. 4 shows each c1. AQ with C2 tank.
Ai、・・・、Ail 、 (471,+4111.
4’J、 5G、 (51)、 (52)。Ai,..., Ail, (471,+4111.
4'J, 5G, (51), (52).
(54)は第8図と同じものである。TO、’r4 、
T2゜T3 は各々O誤す、1誤9,2誤ジ、3以上
の誤りを判別回路09か判別した結果として誤!7数1
1ηをカウンターへ出力する出力端子である。(54) is the same as in FIG. TO,'r4,
T2゜T3 are each 0 error, 1 error 9, 2 error J, 3 or more errors as a result of discrimination by the discrimination circuit 09! 7 number 1
This is an output terminal that outputs 1η to the counter.
図でROM # OG171. ROM $ 1 (
481は21A9の時は誤り位置會単を誤りの時はRO
M#0包刀に誤り位iiRnMs1には誤り位置と紛わ
しくないよう、−128=80(16進)=10000
000(2進〕を書く。3ビット以上の誤りが検出でき
た場合にはROM#Of4η、ROM$1(ハ)に−6
4=(! 0 (16進)=110000000(2進
月ヒ書く。In the figure, ROM #OG171. ROM $1 (
481 is 21A9, the error position meeting is error, RO
M#0 is the error position iiRnMs1 is -128=80 (hexadecimal)=10000 so as not to be confused with the error position
Write 000 (binary). If an error of 3 bits or more is detected, write -6 to ROM#Of4η and ROM$1 (c).
4 = (! 0 (hexadecimal) = 110000000 (write binary month).
シンドロームS1. E33 が共に0の時は端子T
Oより誤9数値“O″を出力する。以上より誤すが生起
したと@RO3no、ROM$1のデータよf)誤り個
数上判別できる。従ってこの復号器は2個の誤り?訂正
した時は端子T2 に誤り数値“2”?出力し、1個
の誤りr訂正した時は端子T、に誤り数値“1″r出力
し31161以上の誤り全検出した時は端子T5 に
誤り数イ直“3″を出力する。出力された数1直はそれ
ぞれC1カウンター(54) 。Syndrome S1. When both E33 are 0, terminal T
The incorrect 9 value "O" is output from O. From the above, it can be determined that an error has occurred based on the number of errors in @RO3no and ROM$1 data. So this decoder has two errors? When corrected, is the error value “2” on terminal T2? When one error r is corrected, the error number "1" is output to the terminal T, and when all errors of 31161 or more are detected, the error number "3" is output to the terminal T5. Each output number 1 is a C1 counter (54).
C2カウンター(55)により合計されth (0)
、 N2(0)の数値として判定回路(56)で所定の
判定を行い前述のプロセスでバースト誤り訂正かランダ
ム誤り訂正か動作モード全決定する。Totaled by C2 counter (55) th (0)
, N2(0), a predetermined determination is made in the determination circuit (56), and the operation mode, either burst error correction or random error correction, is fully determined in the process described above.
ところで上dピ説明ではこの発明kc1 符号、 C
2符号とも2誤ジ訂正のBCH符号に限定したか一般の
符号でも可能なことはいうまでもない。By the way, in the above dpi explanation, this invention kc1 code, C
It goes without saying that both codes may be limited to the BCH code with 2-error correction or may be a general code.
なおバースト/ランタム誤り両様の誤v全訂正する復号
器としては1例えば特開昭59−75732号に記載の
ものを用いることができる。As a decoder that completely corrects both burst and random errors, it is possible to use, for example, the one described in Japanese Unexamined Patent Publication No. 75732/1983.
以上のように本発明では各C+ ’m号、 C2t
JiJ号のプロセスで誤り個数上推定しあや!!llを
合計するC1 カウンター、C2カウンターケ備えて
いるので通信路がバースト誤り状態にあるのかランタム
誤り状態にあるの力)推定できよジ辿侶路の誤り状態に
適合した誤り制御が可能となゐ。As described above, in the present invention, each C+ 'm, C2t
It is estimated based on the number of errors in the JiJ process! ! Since it is equipped with a C1 counter and a C2 counter that total ll, it is possible to estimate whether the communication path is in a burst error state or a random error state.Error control that is suitable for the error state of the trace path is possible. Wow.
第1図は本発明の復号化装置のフロック僧絖図。
第29は本発明の復号化装置の復号フロセス概念図、第
3図は本発明の復号化装置でバースト誤りが生起した時
の動作説明図、第4図は本発明の各c1 、 C2復号
器の誤り訂正部分評細説明区1.第5図は本発明の積符
号のフォーマ゛ノド図、第6図は従来の僅号化装置會示
す図、第1図は1疋米の復号化装置のシンドローム]゛
算すをw、1−図、第8図は従来の各c1 、 C2復
号器の誤り訂正部分詳細説明図
図において、(3)はRAMメモリー、(4)は自 復
号器、(5)はC2復号器、(6)は制御回路、(7)
はアドレス/データ/コントロール信号バス、 (47
1,囮はROMメモリー、 (4!1は判別回路、
TO,TI、T2゜T3 は誤り情報の出力端子、
(54) は01 カウンター、 (55)
はC2カウンター、(5リ は判定回路。
なお9図中同一符号は同一または相当部分を示す。FIG. 1 is a flock diagram of the decoding device of the present invention. 29 is a conceptual diagram of the decoding process of the decoding device of the present invention, FIG. 3 is an explanatory diagram of the operation when a burst error occurs in the decoding device of the present invention, and FIG. 4 is a diagram of each c1 and C2 decoder of the present invention Error correction partial evaluation explanation section 1. FIG. 5 is a formonod diagram of the product code of the present invention, FIG. 6 is a diagram showing a conventional decoding device, and FIG. 1 is a syndrome of a decoding device of 1. - Figure 8 is a detailed explanatory diagram of the error correction part of each conventional C1 and C2 decoder. (3) is the RAM memory, (4) is the self-decoder, (5) is the C2 decoder, ) is the control circuit, (7)
is the address/data/control signal bus, (47
1, Decoy is ROM memory, (4!1 is discrimination circuit,
TO, TI, T2゜T3 are error information output terminals,
(54) is 01 counter, (55)
is a C2 counter, (5 is a judgment circuit. The same reference numerals in Figure 9 indicate the same or equivalent parts.
Claims (1)
信し、受信側でC_1復号化、C_2復号化を行つて情
報を復号する復号化装置において、C_1復号化で推定
した誤り個数N_2(C)、C_2復号化で推定した誤
り個数N_2(C)を計数するC_1カウンター、およ
びC_2カウンター、それらのカウンター出力値より所
定の判定を行う判定回路を備え、通信路の誤り状態をラ
ンダム誤りかバースト誤りかを判定し、その判定結果に
基づいて復号器のモードを切換えることを特徴とする復
号化装置。In a decoding device that performs C_1 encoding and C_2 encoding, double encodes and transmits, and performs C_1 decoding and C_2 decoding on the receiving side to decode information, the number of errors estimated by C_1 decoding N_2 ( C), a C_1 counter that counts the number of errors N_2(C) estimated by C_2 decoding, a C_2 counter, and a judgment circuit that makes a predetermined judgment based on the output values of these counters, and determines whether the error state of the communication path is a random error or not. A decoding device characterized by determining whether it is a burst error and switching a mode of a decoder based on the determination result.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59228406A JPS61105931A (en) | 1984-10-30 | 1984-10-30 | Decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59228406A JPS61105931A (en) | 1984-10-30 | 1984-10-30 | Decoder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61105931A true JPS61105931A (en) | 1986-05-24 |
Family
ID=16875963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59228406A Pending JPS61105931A (en) | 1984-10-30 | 1984-10-30 | Decoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61105931A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291222A (en) * | 1986-06-11 | 1987-12-18 | Hitachi Ltd | Code error correcting device |
JPH02301226A (en) * | 1989-05-15 | 1990-12-13 | Mitsubishi Electric Corp | Composite error correction bch decoding circuit |
JPH0730436A (en) * | 1990-12-25 | 1995-01-31 | Fujitsu Ltd | Error control system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5943646A (en) * | 1982-09-03 | 1984-03-10 | Mitsubishi Electric Corp | Decoding system |
JPS5975732A (en) * | 1982-10-22 | 1984-04-28 | Mitsubishi Electric Corp | Decoder |
-
1984
- 1984-10-30 JP JP59228406A patent/JPS61105931A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5943646A (en) * | 1982-09-03 | 1984-03-10 | Mitsubishi Electric Corp | Decoding system |
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