JPS61105629A - クロツク制御方式 - Google Patents
クロツク制御方式Info
- Publication number
- JPS61105629A JPS61105629A JP59227020A JP22702084A JPS61105629A JP S61105629 A JPS61105629 A JP S61105629A JP 59227020 A JP59227020 A JP 59227020A JP 22702084 A JP22702084 A JP 22702084A JP S61105629 A JPS61105629 A JP S61105629A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- frequency
- speed
- operating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル計算機等のクロックを用いて処理を行
なう装置におけるクロック制御方式に関する。此の様な
装置における処理回路には特定の基本オシレータからク
ロック供給回路を介してクロックが送られる。計算機の
処理能力はこのクロックの速度に大きく依存する。従っ
てクロックの速度は速い方が望ましい。然るに回路構成
或いは回路構成部品によってクロック速度に制限を受け
る。加うるに電源電圧の変動或いは周囲温度の変化等に
よって動作可能なクロック周波数の制約を受ける。従っ
てこれ等の条件に左右されることな（安定に動作させ得
るクロックを用いることが必要とされる。
なう装置におけるクロック制御方式に関する。此の様な
装置における処理回路には特定の基本オシレータからク
ロック供給回路を介してクロックが送られる。計算機の
処理能力はこのクロックの速度に大きく依存する。従っ
てクロックの速度は速い方が望ましい。然るに回路構成
或いは回路構成部品によってクロック速度に制限を受け
る。加うるに電源電圧の変動或いは周囲温度の変化等に
よって動作可能なクロック周波数の制約を受ける。従っ
てこれ等の条件に左右されることな（安定に動作させ得
るクロックを用いることが必要とされる。
電源電圧の変動、素子のバラツキ、周囲温度の変化等に
対しても計算機等の装置の動作を確実なものとするため
従来は、これ等の動作条件の変化に対し最も安定した動
作が得られるようにクロック速度を動作の最も遅い回路
要素に適合させることが行なわれている。このため、動
作条件によってはより高速のクロックで動作可能な場合
であるにも拘らず装置全体の処理速度を低下させている
。
対しても計算機等の装置の動作を確実なものとするため
従来は、これ等の動作条件の変化に対し最も安定した動
作が得られるようにクロック速度を動作の最も遅い回路
要素に適合させることが行なわれている。このため、動
作条件によってはより高速のクロックで動作可能な場合
であるにも拘らず装置全体の処理速度を低下させている
。
また、電源電圧の変動或いは周囲温度の変化を補償する
ための回路部品を組み込むことも従来より行なわれてい
るが回路が複雑なものとなって高集積化の妨げとなって
いる。
ための回路部品を組み込むことも従来より行なわれてい
るが回路が複雑なものとなって高集積化の妨げとなって
いる。
本発明はこれ等従来例における問題点に鑑みて為された
もので、各回路に電源電圧或いは周囲温度変化を補償す
るための回路素子を付加することなく、与えられた条件
内で最も高速なクロックを使用することのできるクロッ
ク制御方式を提供するものである。
もので、各回路に電源電圧或いは周囲温度変化を補償す
るための回路素子を付加することなく、与えられた条件
内で最も高速なクロックを使用することのできるクロッ
ク制御方式を提供するものである。
〔問題点を解決するための手段〕
本発明に係る方式によれば回路素子が動作可能なクロッ
ク周波数を検出するための動作速度検出回路と、周波数
の変化可能なクロックとが用いられ、安定に動作可能な
最も高いクロック周波数で回路が駆動される。
ク周波数を検出するための動作速度検出回路と、周波数
の変化可能なクロックとが用いられ、安定に動作可能な
最も高いクロック周波数で回路が駆動される。
動作速度検出回路は電源電圧２周囲塩度等を検出してク
ロック速度を変化させるための信号を発生するものでも
良く、また、実際に用いられている回路素子を用い、温
度の変化等による回路の動作の変化を基準値と比較し、
クロック周波数を変化させるための制御信号を比較出力
として発生させるものでも良い。この動作速度検出回路
の出力にてＰＬＬ回路等により形成されるクロック回路
の出力周波数が可変とされる。
ロック速度を変化させるための信号を発生するものでも
良く、また、実際に用いられている回路素子を用い、温
度の変化等による回路の動作の変化を基準値と比較し、
クロック周波数を変化させるための制御信号を比較出力
として発生させるものでも良い。この動作速度検出回路
の出力にてＰＬＬ回路等により形成されるクロック回路
の出力周波数が可変とされる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に於て、１は例えば１００ＭＨｚの固定オシレー
タであって、この固定オシレータ１の出力が第１の分周
器２とクロック供給回路３に供給される。
タであって、この固定オシレータ１の出力が第１の分周
器２とクロック供給回路３に供給される。
クロック供給回路３は固定オシレータエによる一定のク
ロックをタイマー４あるいは図示せぬ課金装置等に供給
する。一方、分周器２は例えば固定オシレータｌの出力
を１００分周し、Ｉ ＭＨｚＯ分周出力を位相ロックル
ープ５の一方の入力端子に供給する。また、位相ロック
ループ５の出力は例えば９９分周する第２の分周器６で
分周された後、位相ロックループ５の他方の入力端子に
供給される。従って、位相ロックループ５の出力周波数
は分周器２．６の分周比に従った周波数にロックされる
。位相ロックループ５９分周器２および６は後述する動
作速度検出回路７の出力を受けて動作するクロック速度
可変回路８を構成している。クロック速度可変回路８の
出力周波数は動作速度検出回路７の出力で分周比が微細
に設定される分周器２，６の分周比によって５０％〜１
００％程度変化する。ここでクロック速度可変回路８の
出力はクロック供給回路９を経て論理回路１０の動作ク
ロックとして利用される。なお、動作速度検出回路７か
ら、必要により動作状態のステータス情報を論理回路１
０に送出しても良い。また、クロック供給回路３，９の
出力を動作速度検出回路７の動作のため必要、により取
り入れても良い。
ロックをタイマー４あるいは図示せぬ課金装置等に供給
する。一方、分周器２は例えば固定オシレータｌの出力
を１００分周し、Ｉ ＭＨｚＯ分周出力を位相ロックル
ープ５の一方の入力端子に供給する。また、位相ロック
ループ５の出力は例えば９９分周する第２の分周器６で
分周された後、位相ロックループ５の他方の入力端子に
供給される。従って、位相ロックループ５の出力周波数
は分周器２．６の分周比に従った周波数にロックされる
。位相ロックループ５９分周器２および６は後述する動
作速度検出回路７の出力を受けて動作するクロック速度
可変回路８を構成している。クロック速度可変回路８の
出力周波数は動作速度検出回路７の出力で分周比が微細
に設定される分周器２，６の分周比によって５０％〜１
００％程度変化する。ここでクロック速度可変回路８の
出力はクロック供給回路９を経て論理回路１０の動作ク
ロックとして利用される。なお、動作速度検出回路７か
ら、必要により動作状態のステータス情報を論理回路１
０に送出しても良い。また、クロック供給回路３，９の
出力を動作速度検出回路７の動作のため必要、により取
り入れても良い。
次に第１図の動作速度検出回路７を更に詳細に示す第２
図と共に動作速度検出回路７の機能について説明する。
図と共に動作速度検出回路７の機能について説明する。
第２図に示される如く動作速度検出回路７には回路１乃
至回路Ｎを含む複数のリングオシレータ回路１１．リン
グオシレータ回路１１の出力周波数をカウントするカウ
ンター１２゜クロック１３および比較回路１４が含まれ
る。複数のリングオシレータ回路１１には、実装された
デジタル回路素子の温度等の変化による動作特性の変化
が検出可能なように、第４図ａ、ｂで示す如く、負荷の
異なるゲート回路の組合せ、直列接続数の異なるゲート
回路等の回路素子が含まれる。
至回路Ｎを含む複数のリングオシレータ回路１１．リン
グオシレータ回路１１の出力周波数をカウントするカウ
ンター１２゜クロック１３および比較回路１４が含まれ
る。複数のリングオシレータ回路１１には、実装された
デジタル回路素子の温度等の変化による動作特性の変化
が検出可能なように、第４図ａ、ｂで示す如く、負荷の
異なるゲート回路の組合せ、直列接続数の異なるゲート
回路等の回路素子が含まれる。
これ等のリングオシレータ回路１１の出力がカウンタ１
２でカウントされ、このカウント値とクロック１３の周
波数とが比較回路１４で比較される。
２でカウントされ、このカウント値とクロック１３の周
波数とが比較回路１４で比較される。
この比較によって比較回路１４からは、温度上昇あるい
は電圧変化等に基づく動作環境の変化を示す情報信号と
、動作環境の変化に伴い、最適なクロック周波数に調整
するため分周器２，６に分周比を変化させるための制御
信号を供給する。かくして、動作環境に応じたクロック
速度のクロックがクロック速度可変回路８からクロック
供給回路９を経て論理回路１０に供給される。そのよう
な論理回路１０が被試験デジタル装置であって、その装
置が成るクロック速度で動作するかどうかを試験するに
は、システム条件、プログラムの種類等種々の条件で試
験する必要性がある。一般に、そのような条件を満たす
成るクロック速度即ち最適な条件で最も速いクロック速
度（第５図の円形部分（動作範囲１即ち推奨動作範囲）
参照）でデジタル装置を試験してその首尾よ゛い動作が
確かめられるならば、条件が悪くなったとしても試験で
用いられたクロック速度より遅いクロック速度で装置を
首尾よく動作させることが可能である（第５図の方形部
分（動作範囲２即ち動作可能範囲）参照）。従って、実
際の稼動において、試験時の動作条件よりも条件が悪化
して来たならば、その悪化した条件に対応するより遅い
クロック速度で装置を動作させるようにするならば、デ
ジタル装置の正常な動作を維持することができる。
は電圧変化等に基づく動作環境の変化を示す情報信号と
、動作環境の変化に伴い、最適なクロック周波数に調整
するため分周器２，６に分周比を変化させるための制御
信号を供給する。かくして、動作環境に応じたクロック
速度のクロックがクロック速度可変回路８からクロック
供給回路９を経て論理回路１０に供給される。そのよう
な論理回路１０が被試験デジタル装置であって、その装
置が成るクロック速度で動作するかどうかを試験するに
は、システム条件、プログラムの種類等種々の条件で試
験する必要性がある。一般に、そのような条件を満たす
成るクロック速度即ち最適な条件で最も速いクロック速
度（第５図の円形部分（動作範囲１即ち推奨動作範囲）
参照）でデジタル装置を試験してその首尾よ゛い動作が
確かめられるならば、条件が悪くなったとしても試験で
用いられたクロック速度より遅いクロック速度で装置を
首尾よく動作させることが可能である（第５図の方形部
分（動作範囲２即ち動作可能範囲）参照）。従って、実
際の稼動において、試験時の動作条件よりも条件が悪化
して来たならば、その悪化した条件に対応するより遅い
クロック速度で装置を動作させるようにするならば、デ
ジタル装置の正常な動作を維持することができる。
又、動作速度検出回路７は第３図に示す如く、可変クロ
ックが供給されるＪ−Ｋ ＦＦを用い、このＪ−Ｋ
ＦＦの出力の比較から制御信号および情報信号を得て
も良く、また単に、電源電圧の検出および周囲温度等の
動作クロックに影響を及ぼすパラメータの測定を行ない
、このパラメータの変化に従って最適なクロック周波数
を発生させるように分周器２，６の分周器６を制御して
も良い。固定オシレータ１の発振周波数が１００ＭＨｚ
で周波数精度が０．０１％の場合、クロック速度の変化
率および変化のステップ等の例を示すと以下のようにな
る。
ックが供給されるＪ−Ｋ ＦＦを用い、このＪ−Ｋ
ＦＦの出力の比較から制御信号および情報信号を得て
も良く、また単に、電源電圧の検出および周囲温度等の
動作クロックに影響を及ぼすパラメータの測定を行ない
、このパラメータの変化に従って最適なクロック周波数
を発生させるように分周器２，６の分周器６を制御して
も良い。固定オシレータ１の発振周波数が１００ＭＨｚ
で周波数精度が０．０１％の場合、クロック速度の変化
率および変化のステップ等の例を示すと以下のようにな
る。
クロック周波数可変比：５０％
１ステツプ当たりのクロック周波数の変化：０．０１％
１ステツプ変更するに要する時間：１０μＳクロック周
波数を最大迄変更するに要する時間： ０ｍｓ 〔発明の効果〕 以上説明したように本発明によれば可変周波数発振器の
発振周波数を各回路素子が安定に動作可能な最も高い周
波数に制御できるので種々の動作条件において処理性能
が優れていると共に集積化に好適なデジタル装置を提供
できる効果を発揮する。
波数を最大迄変更するに要する時間： ０ｍｓ 〔発明の効果〕 以上説明したように本発明によれば可変周波数発振器の
発振周波数を各回路素子が安定に動作可能な最も高い周
波数に制御できるので種々の動作条件において処理性能
が優れていると共に集積化に好適なデジタル装置を提供
できる効果を発揮する。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す動作速度検出回路の詳細なブロック図、第３図
は本発明に係る動作速度検出回路の他の実施例のブロッ
ク図、第４図は第２図に示す検出回路に含まれるゲート
回路の回路図、第５図は動作範囲を示す図である。 図中、１は固定オシレータ、２，６は分周器、３．９は
クロック供給回路、５は位相ロックループ、７は動作速
度検出回路、８はクロック速度可変回路を夫々示す。 第１図 第２図
図に示す動作速度検出回路の詳細なブロック図、第３図
は本発明に係る動作速度検出回路の他の実施例のブロッ
ク図、第４図は第２図に示す検出回路に含まれるゲート
回路の回路図、第５図は動作範囲を示す図である。 図中、１は固定オシレータ、２，６は分周器、３．９は
クロック供給回路、５は位相ロックループ、７は動作速
度検出回路、８はクロック速度可変回路を夫々示す。 第１図 第２図
Claims (3)
- （１）デジタル計算機等のデジタル装置のクロック周波
数を制御するクロック制御方式であって、クロック速度
可変回路と、回路素子が動作可能なクロック速度を検出
するための動作速度検出回路とを含み、前記動作速度検
出回路の出力でクロック速度を制御し、最適なクロック
速度でデジタル装置を動作させることを特徴とするクロ
ック制御方式。 - （２）前記動作速度検出回路の出力に応答して前記デジ
タル装置の試験時には最適の条件で最も速いクロック速
度で前記デジタル装置の試験を行ない、実際の稼動時の
条件の悪化を示す前記出力に応答して遅いクロック速度
で前記デジタル装置を動作させることを特徴とする特許
請求の範囲第１項記載のクロック制御方式。 - （３）クロック速度可変回路が分周比を変化可能な分周
器と位相ロックループとを含むことを特徴とする特許請
求の範囲第１項又は第２項に記載のクロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227020A JPS61105629A (ja) | 1984-10-29 | 1984-10-29 | クロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227020A JPS61105629A (ja) | 1984-10-29 | 1984-10-29 | クロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105629A true JPS61105629A (ja) | 1986-05-23 |
Family
ID=16854251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227020A Pending JPS61105629A (ja) | 1984-10-29 | 1984-10-29 | クロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105629A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223411A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | マイクロコンピュータ |
| JPH06138983A (ja) * | 1992-04-28 | 1994-05-20 | American Teleph & Telegr Co <Att> | バッテリ式電子デバイス用装置 |
| JP2005285114A (ja) * | 1996-03-01 | 2005-10-13 | Samsung Electronics Co Ltd | プロセッサの性能を強化する方法及び装置 |
| US7307482B2 (en) * | 2004-07-20 | 2007-12-11 | Samsung Electronics Co., Ltd. | Ring oscillator setting apparatus and method depending on environmental changes of an image formation apparatus |
| US7642869B2 (en) | 2006-07-24 | 2010-01-05 | Denso Corporation | Clock generator |
| WO2012124126A1 (ja) * | 2011-03-11 | 2012-09-20 | オムロン株式会社 | 相互監視システム、管理装置およびシステム |
| JP2014211910A (ja) * | 2005-09-28 | 2014-11-13 | インテル コーポレイション | 多コア・プロセッサによる信頼できるコンピューティング |
-
1984
- 1984-10-29 JP JP59227020A patent/JPS61105629A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223411A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | マイクロコンピュータ |
| JPH06138983A (ja) * | 1992-04-28 | 1994-05-20 | American Teleph & Telegr Co <Att> | バッテリ式電子デバイス用装置 |
| JP2005285114A (ja) * | 1996-03-01 | 2005-10-13 | Samsung Electronics Co Ltd | プロセッサの性能を強化する方法及び装置 |
| US7307482B2 (en) * | 2004-07-20 | 2007-12-11 | Samsung Electronics Co., Ltd. | Ring oscillator setting apparatus and method depending on environmental changes of an image formation apparatus |
| JP2014211910A (ja) * | 2005-09-28 | 2014-11-13 | インテル コーポレイション | 多コア・プロセッサによる信頼できるコンピューティング |
| US7642869B2 (en) | 2006-07-24 | 2010-01-05 | Denso Corporation | Clock generator |
| WO2012124126A1 (ja) * | 2011-03-11 | 2012-09-20 | オムロン株式会社 | 相互監視システム、管理装置およびシステム |
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