JPS61104395A - Dynamic type semiconductor storage device - Google Patents
Dynamic type semiconductor storage deviceInfo
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- JPS61104395A JPS61104395A JP59221784A JP22178484A JPS61104395A JP S61104395 A JPS61104395 A JP S61104395A JP 59221784 A JP59221784 A JP 59221784A JP 22178484 A JP22178484 A JP 22178484A JP S61104395 A JPS61104395 A JP S61104395A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック型半導体記憶装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a dynamic semiconductor memory device.
第４図は従来のダイナミック型半導体記憶装置の一例の
センスアンプ活性化信号発生回路を示す回路図、第５図
はそのメモリセルアレイ部の構成を示すブロック図、！
６図はその動作波形図でちる。FIG. 4 is a circuit diagram showing a sense amplifier activation signal generation circuit of an example of a conventional dynamic semiconductor memory device, and FIG. 5 is a block diagram showing the configuration of its memory cell array section.
Figure 6 shows its operating waveform diagram.
ワード４１ｉ！１０とディジット線１，３．５のそれぞ
れの交点にメモリセルフ、８．９が設けられ、ディジッ
トＭｉ１，３．５とリファレンス線２，４゜６の間には
それぞれセンスアンプ８Ａ１ 、ＳＡ２゜ＳＡｎが設け
られ、センスアンプ８Ａ１．ＳＡ２゜５Ａ７１にはＮチ
ャネルＭＯ８）ランジスタ（以下、トランジスタという
。）Ｑｌ〜Ｑ３からなるセンスアンプ活性化信号発生回
路により活性化信号ＳＥが供給される。なお、トランジ
スタＱ３はトランジスタＱ２の士数倍大きいトランジス
タで構成され調速動作を図っている。Word 41i! Memory cells 8.9 are provided at the intersections of Mi10 and digit lines 1 and 3.5, respectively, and sense amplifiers 8A1 and SA2°SAn are provided between digits Mi1 and 3.5 and reference lines 2 and 4°6, respectively. are provided, and sense amplifiers 8A1. An activation signal SE is supplied to SA2.5A71 by a sense amplifier activation signal generation circuit comprising N-channel MO8 transistors (hereinafter referred to as transistors) Q1 to Q3. Note that the transistor Q3 is constructed of a transistor that is several times larger than the transistor Q2, and is intended for speed regulating operation.
次にこの従来例の動作について説明する。Next, the operation of this conventional example will be explained.
ワード［１０の信号が選択レベルになるディジットｍｌ
、 ３ 、５にメモリセルフ、８．９から微少信号が
出る。一方プリチャージ信号Ｐが高いレベルから低レベ
ルになシ、続いて制御信号８Ｅ１゜８Ｅ２が順次低レベ
ルから高レベルへ立ち上ることによりメモリセル活性化
信号８Ｅが発生し、これに応じてセンスアンプ８Ａｌ〜
ＳＡｎが活性化され、ディジット線上の微少信号が増幅
される。Word [digit ml where the signal of 10 becomes the selection level
, 3, 5 is the memory self, 8.9 gives a minute signal. On the other hand, the precharge signal P changes from a high level to a low level, and then the control signals 8E1 and 8E2 sequentially rise from a low level to a high level, thereby generating a memory cell activation signal 8E. ~
SAn is activated and the minute signal on the digit line is amplified.
このような従来の回路にのいては、列アドレスで選択さ
れているディジット線上のセンスアンプも選択されてい
ないディジット線上のセンスアンプも同時期に同じ動作
をすることになシ、第４図に示すセンスアンプ活性化信
号発生回路接地似に瞬時に大を流を流すことを生じる。In such a conventional circuit, the sense amplifiers on the digit lines selected by the column address and the sense amplifiers on the unselected digit lines do not operate in the same way at the same time. The sense amplifier activation signal generating circuit shown in FIG.
すなわち、従来のダイナミック型半導体記憶装置におい
ては、ディジット線上の全てのセンスアンプは、同時期
に同じ速度で動作をしていた。すると、接地線に瞬時に
大電流が流れ、接地線の寄生インピーダンスによる電位
浮上を生じ、動作が不安定となる問題点かありた。That is, in a conventional dynamic semiconductor memory device, all sense amplifiers on a digit line operate at the same speed at the same time. As a result, a large current flows instantaneously through the grounding wire, causing potential floating due to the parasitic impedance of the grounding wire, resulting in unstable operation.
従って、本発明の目的は、アクセスタイムに影響を及ぼ
さずにセンスアンプの活性化時に瞬時的に犬を流が眞れ
るために起こる接地線の電位浮上を押えることによって
、動作の安定なダイナミック型半導体記憶装置を提供す
ることである。Therefore, an object of the present invention is to provide a dynamic type of stable operation by suppressing the potential rise in the ground line that occurs due to instantaneous current flowing when the sense amplifier is activated without affecting the access time. An object of the present invention is to provide a semiconductor memory device.
本発明のダイナミック型半導体記憶装置は、ワード線シ
デイジット線及びその交点にマトリクス状に設けられた
メモリセルより４成されるメモリセルアレイと前記ディ
ジット線上に設けられたセンスアンプを含むダイナミッ
ク型半導体記憶装置において、前記センスアンプが時間
差を有する複数の制御信号によって制御され列アドレス
デコーダの選択信号によって選択された該センスアンプ
のみの増幅速度を高速にする動作制御手段を有している
。A dynamic semiconductor memory device of the present invention includes a memory cell array formed of four word lines and digit lines and memory cells arranged in a matrix at the intersections thereof, and a sense amplifier provided on the digit lines. The sense amplifier is controlled by a plurality of control signals having a time difference, and has operation control means for increasing the amplification speed of only the sense amplifier selected by the selection signal of the column address decoder.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例のセンスアンプ活性化信号発
生回路を示す回路図、第２図はそのメモリセルアレイ部
の構成を示すブロック図、第３図はその動作波形図であ
る。FIG. 1 is a circuit diagram showing a sense amplifier activation signal generating circuit according to an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of a memory cell array section thereof, and FIG. 3 is an operating waveform diagram thereof.
本実施例は、ワード線２０．ディジット線１１゜１３．
１５及びその交点にマトリクス状に設けられたメモリセ
ル１７，１８．１９より構成嘔れるメモリセルアレイと
デイツク）［１１，１３，１５上に設けられたセンスア
ンプ８Ａ１．ＳＡ２．ＳＡｎ ｅ含むダイナミック型半
導体記憶装置において、センスアンプＳＡＩ、８Ａ２．
ＳＡ３が時間差を有する２つの制御信号８Ｅ１．８ｇ２
によって制御され列アドレスデコーダ２１の選択信号Ｙ
ｌ、Ｙ２．Ｙｎによって選択された該センスアンプのみ
の増幅速［Ｌ高速にする動作制御手段としてのそれぞれ
トランジスタ（Ｑｌｌ〜Ｑ１４）、（Ｑ１６〜Ｑ１９）
。In this embodiment, the word line 20. Digit line 11°13.
15 and memory cells 17, 18, and 19 arranged in a matrix at the intersections thereof (memory cell array and disk) [sense amplifiers 8A1 . SA2. In a dynamic semiconductor memory device including SAn e, sense amplifiers SAI, 8A2.
Two control signals 8E1.8g2 with SA3 having a time difference
The selection signal Y of the column address decoder 21 is controlled by
l, Y2. The amplification speed of only the sense amplifier selected by Yn [L transistors (Qll to Q14), (Q16 to Q19) as operation control means to increase the speed
.
（Ｑ２１〜Ｑ２４）よりなり活性化信号８Ｂ１〜ＳＥｎ
を発生するセンスアンプ活性化信号発生口と、その選択
用ゲートトランジスタＱ１５．Ｑ２０゜Ｑ２５とを含ん
でｇ成される。なお１２，１４．１６はリファレンス線
、Ｐはプリチャージ信号、■ＤＤｒｉ′Ｈｔ諒でおる。(Q21 to Q24), and activation signals 8B1 to SEn
a sense amplifier activation signal generation port that generates a sense amplifier activation signal, and its selection gate transistor Q15. It is composed of Q20° and Q25. Note that 12, 14, and 16 are reference lines, P is a precharge signal, and DDri'Ht.
さらにトランジスタＱ１４．Ｑ１９゜見２４ はトラン
ジスタＱ１１．Ｑ１２．Ｑ１７．Ｑ１８゜Ｑ２２．Ｑ２
３ に比較して士数倍大きいトランジスタである。Furthermore, transistor Q14. Q19゜See 24 is the transistor Q11. Q12. Q17. Q18゜Q22. Q2
It is a transistor that is several times larger than the 3.
次に、本実施例の動作を第３図の動作波形図を参照して
説明する。Next, the operation of this embodiment will be explained with reference to the operation waveform diagram of FIG. 3.
例えば、列アドレスデコーダ２１の選択信号Ｙ１が高電
位になった時、選択信号Ｙ２〜Ｙｎは低電位のままであ
る。このとき、プリチャージ信号Ｐ、制御信号８Ｅ１．
ＳＥ２を第３図のように入力すると、制御信号８Ｅ１は
トランジスタＱ１２゜Ｑ１７．Ｑ２２ のゲートに入
９、このトランジスタを導通させ、活性化信号ＳＲ１〜
８Ｅｎｄ第１〜の１１時の電位まで下が９、各センスア
ンプ８Ａ１〜８Ａｎは、微少信号のごくわずかな増幅を
し、ディジット線１１．１３．１５の電位は１１時の電
位まで下がる。そこで、制御信号ＳＥ２が関電位になる
と、トランジスタＱ１３．Ｑ１８．Ｑ２３は尋通し、こ
れと同時にトランジスタＱ１５を通ってトランジスタＱ
１４が導通し、他のトランジス％Ｑ１９゜Ｑ２４ は
非導通となっている。このため第３図の１２時には活性
化信号ＳＥＬのみが低電位となる。For example, when the selection signal Y1 of the column address decoder 21 becomes a high potential, the selection signals Y2 to Yn remain at a low potential. At this time, precharge signal P, control signal 8E1.
When SE2 is inputted as shown in FIG. 3, the control signal 8E1 is transmitted through transistors Q12°Q17 . Q22's gate 9 makes this transistor conductive, and the activation signal SR1~
8End 9, each of the sense amplifiers 8A1 to 8An amplifies the minute signal very slightly, and the potentials of the digit lines 11, 13, and 15 drop to the 11 o'clock potential. Therefore, when the control signal SE2 reaches the voltage potential, the transistor Q13. Q18. Q23 is interrogated and at the same time passes through transistor Q15 to transistor Q.
14 is conductive, and the other transistors %Q19°Q24 are non-conductive. Therefore, at 12 noon in FIG. 3, only the activation signal SEL becomes a low potential.
この結果センスアンプ８Ａ１の増幅速度は従来方式と同
様に高速になるが、他のセンスアンプ８Ａ２〜８Ａｎの
増幅速度は低速になる。従って、これによりアクセスタ
イムに影響を及ぼさずに、センスアンプ活性化時の接地
線に瞬時に流れる電流を減少させられる。すなわち接地
線の寄生インピーダンスによる電位浮上を押え、安定し
た動作が実現できる。As a result, the amplification speed of the sense amplifier 8A1 becomes high as in the conventional method, but the amplification speed of the other sense amplifiers 8A2 to 8An becomes low. Therefore, the current that instantaneously flows through the ground line when the sense amplifier is activated can be reduced without affecting the access time. In other words, stable operation can be achieved by suppressing potential rise due to parasitic impedance of the ground line.
以上、詳細説明のように、本発明のダイナミック型半導
体記憶装置は、上記の手段を有しているので、アクセス
タイムに影響を及はすことなく、センスアンプの動作時
に接地線に瞬時的に流れる大電流を減少させることによ
り、接地線の寄生インピーダンスによる電位浮上を押え
ることで、安定した動作が可能となるという効果を有す
る。As described above in detail, since the dynamic semiconductor memory device of the present invention has the above means, the ground line is instantly connected to the ground line during the operation of the sense amplifier without affecting the access time. By reducing the large current that flows, it is possible to suppress the potential rise due to the parasitic impedance of the ground line, thereby enabling stable operation.
第１図は本発明の一実施例のセンスアンプ活性箇号発生
回路を示す回路図、第２図１までのメモリセルアレイ部
の構成を示すブロック図、第３図はその動作波形図、第
４図は従来のダイナミック型半導体記憶装置の一例のセ
ンスアンプ活性化信号発生回路を示す回路図、第５図は
そのメモリアルアレイ部の構成を示すブロック図、第６
図はその動作波形図である。
１１．１３．１５・・・・・・ディジット線、１２，１
４．１６・・・・・・す７アレンスａ、１７，１８．１
９・・・・・・メモリセル、２０・・・・・・ワード巌
、２１・・・・・・列アドレスデコーダ、Ｐ・・・・・
−プリチャージ信号、Ｑ１１〜Ｑ２５・・・・・・Ｎチ
ャネルＭＯ８）ランジスタ、８Ａ１〜８Ａｎ・・・・・
・センスアンプ、ＳＥＩ、８Ｅ２・・・・・・制御信号
、１９Ｂ１〜８Ｅｎ・・・・・・活性化信号、ｖＤＤ・
・・・・・電源、Ｙ１〜’（ｎ・・・・・・選択信号。
代理人 弁理士 内 ＊ ｔ’”””、心１＼
ｔ′
＼、−゛
冷 ｌ 図FIG. 1 is a circuit diagram showing a sense amplifier activation item generation circuit according to an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of the memory cell array section up to 1, FIG. 3 is an operating waveform diagram, and FIG. The figure is a circuit diagram showing a sense amplifier activation signal generation circuit of an example of a conventional dynamic semiconductor memory device, FIG. 5 is a block diagram showing the configuration of the memorial array section, and FIG.
The figure shows its operating waveform diagram. 11.13.15... Digit line, 12,1
4.16...7 Allens a, 17, 18.1
9...Memory cell, 20...Word block, 21...Column address decoder, P...
-Precharge signal, Q11-Q25...N-channel MO8) transistor, 8A1-8An...
・Sense amplifier, SEI, 8E2...Control signal, 19B1-8En...Activation signal, vDD・
...Power supply, Y1~'(n...Selection signal. Agent Patent attorney *t'""", Mind 1\
t' \, -゛Cold l Figure
Claims (1)
に設けられたメモリセルより構成されるメモリセルアレ
イと前記ディジット線上に設けられたセンスアンプを含
むダイナミック型半導体記憶装置において、前記センス
アンプが時間差を有する複数の制御信号によって制御さ
れ列アドレスデコーダの選択信号によって選択された該
センスアンプのみの増幅速度を高速にする動作制御手段
を有することを特徴とするダイナミック型半導体記憶装
置。In a dynamic semiconductor memory device including a memory cell array consisting of word lines, digit lines, and memory cells arranged in a matrix at the intersections thereof, and a sense amplifier provided on the digit lines, the sense amplifiers include a plurality of sense amplifiers having a time difference. 1. A dynamic semiconductor memory device comprising operation control means for increasing the amplification speed of only the sense amplifier controlled by the control signal of the column address decoder and selected by the selection signal of the column address decoder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221784A JPS61104395A (en) | 1984-10-22 | 1984-10-22 | Dynamic type semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221784A JPS61104395A (en) | 1984-10-22 | 1984-10-22 | Dynamic type semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61104395A true JPS61104395A (en) | 1986-05-22 |
| JPH0363156B2 JPH0363156B2 (en) | 1991-09-30 |
Family
ID=16772145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59221784A Granted JPS61104395A (en) | 1984-10-22 | 1984-10-22 | Dynamic type semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104395A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133286A (en) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | Dynamic ram |
| JPH02126495A (en) * | 1988-07-11 | 1990-05-15 | Toshiba Corp | Semiconductor memory |
| JPH03224196A (en) * | 1990-01-29 | 1991-10-03 | Sanyo Electric Co Ltd | Semiconductor storage device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534309A (en) * | 1978-08-30 | 1980-03-10 | Toshiba Corp | Semiconductor memory device |
| JPS5948889A (en) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Mos storage device |
| JPS59223994A (en) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | Dynamic type ram |
-
1984
- 1984-10-22 JP JP59221784A patent/JPS61104395A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534309A (en) * | 1978-08-30 | 1980-03-10 | Toshiba Corp | Semiconductor memory device |
| JPS5948889A (en) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Mos storage device |
| JPS59223994A (en) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | Dynamic type ram |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133286A (en) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | Dynamic ram |
| JPH02126495A (en) * | 1988-07-11 | 1990-05-15 | Toshiba Corp | Semiconductor memory |
| JPH03224196A (en) * | 1990-01-29 | 1991-10-03 | Sanyo Electric Co Ltd | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363156B2 (en) | 1991-09-30 |
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