JPS61102848A - Transmission data generating device - Google Patents
Transmission data generating deviceInfo
- Publication number
- JPS61102848A JPS61102848A JP59222971A JP22297184A JPS61102848A JP S61102848 A JPS61102848 A JP S61102848A JP 59222971 A JP59222971 A JP 59222971A JP 22297184 A JP22297184 A JP 22297184A JP S61102848 A JPS61102848 A JP S61102848A
- Authority
- JP
- Japan
- Prior art keywords
- code
- parallel
- data
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えばパケットデータを作成する送信データ
作成装置の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an improvement in a transmission data creation device that creates packet data, for example.
（発明の技術的背景）
近年、データ伝送方式の一つとして、データを任意の長
さに分割し、これらの分割データ毎に宛先情報やその他
データの伝送に必要な制ｔＩＩｌ情報を付加してそれぞ
れパケットを構成し、この分割データ単位でデータ伝送
を行なう、いわゆるバケット伝送方式が知られている。(Technical Background of the Invention) In recent years, one of the data transmission methods is to divide data into arbitrary lengths and add destination information and other control information necessary for data transmission to each of these divided data. A so-called bucket transmission method is known in which data is transmitted in units of divided data, each of which constitutes a packet.
第３図は、そのパケットフィーマットの構成の一例を示
すもので、データ符号の先頭側に１ＪｌＩ御符号列とし
てのプリアンプル符号、開始デリミタＳＤ、宛先アドレ
ス、発信アドレスおよび制御フィールドを順に付加し、
かつ後尾側にデータ長調整符号としてのバデイングデー
タＰＡＤ、フレーム検査筒＠および終結デリミタＥＤを
順に付加したものとなっている。Figure 3 shows an example of the structure of the packet format, in which a preamble code as a 1JlI control code string, a start delimiter SD, a destination address, a source address, and a control field are added in order to the head of the data code. ,
Additionally, badging data PAD as a data length adjustment code, frame inspection tube @, and termination delimiter ED are added in this order to the rear side.
ところで、上記パディングデータＰＡＤは、パケットデ
ータ長が伝送制御に支障を来たす恐れがある長さ以下で
ある場合にこれを調整するために付加するもので、一般
にランダム符号が用いられる。また、フレーム検査符号
は巡回符号っまりＣＲＣ（Ｃｙｃｌ ｉｃ Ｒｅｄｕ
ｎｄａｎｃｙ Ｃｈｅｃｋ ）符号からなり、宛先
アドレスからパディングデータＰＡＤまでの全情報に基
づいてＣＲＣ演算を行なうことにより作成される。By the way, the above-mentioned padding data PAD is added to adjust the packet data length when it is less than a length that may cause a problem in transmission control, and generally a random code is used. Also, the frame check code is a cyclic code (CRC).
ndancy check) code, and is created by performing a CRC operation based on all information from the destination address to padding data PAD.
第４図は、これらのパディングデータＰＡＤおよびフレ
ーム検査符号を付加するための従来の送信データ作成装
置の構成の一例を示すものである。FIG. 4 shows an example of the configuration of a conventional transmission data creation device for adding these padding data PAD and frame check code.
同図において、通電制御ｌｌ装置又は端末装″Ｊ１１が
ら出力された例えば並列８ビツトの開始デリミタＳＤか
らデータ符号までの各データは並直列変換回路２で直列
ビットに変換され、しかるのちマルチプレクサ３を介し
て送信データとして順次出力される。一方このマルチプ
レクサ３には、別途設けられたランダム符号発生回路４
からのランダム符号が入力され、このランダム符号は制
御回路５の指示により前記データｉｖ号の送出終了後に
マルチプレクサ３で選択されてパディングデータＰＡＤ
として送出される。また、上記マルチプレクサ３から出
力された送信データはＣＲＣ演算回路６に導入される。In the same figure, each data, for example, from the parallel 8-bit start delimiter SD to the data code output from the energization control device or the terminal device "J11" is converted into serial bits by the parallel-to-serial conversion circuit 2, and then sent to the multiplexer 3. On the other hand, this multiplexer 3 includes a random code generation circuit 4 provided separately.
A random code from PAD is input, and this random code is selected by the multiplexer 3 after the sending of the data iv is completed according to an instruction from the control circuit 5, and is used as the padding data PAD.
Sent as . Further, the transmission data output from the multiplexer 3 is introduced into the CRC calculation circuit 6.
このＣＲＣ演算回路６は、例えば第５図に示す如く多数
のレジスタ６ａと排他的論理和回路（ＥＸ−ＯＲ回路）
６ｂとを適宜直列に接続して所定のＣＲＣ演算を行なう
ように構成され、その演算結果は直列ビットの状態でイ
ンバータ回路６Ｃを介して上記マルチプレクサ３に供給
される。マルチプレクサ３は、制御回路５の指示にした
がって上記パディングデータＰＡＤの送出終了後に上記
ＣＲＣ演算回路６から供給されたフレーム検査符号を選
択し、この符号を上記パディングデータＰＡＤに続いて
送出する。尚、終結デリミタＥＤは、上記フレーム検査
符号が送出し終わった時点で通信制御装置又は端末装置
１から出力される。かくして、送信データとしてのパケ
ットデータが作成される。This CRC calculation circuit 6 includes a large number of registers 6a and an exclusive OR circuit (EX-OR circuit), as shown in FIG.
6b are appropriately connected in series to perform a predetermined CRC operation, and the result of the operation is supplied to the multiplexer 3 in the form of serial bits via the inverter circuit 6C. The multiplexer 3 selects the frame check code supplied from the CRC arithmetic circuit 6 after the transmission of the padding data PAD is completed in accordance with the instruction from the control circuit 5, and transmits this code following the padding data PAD. Note that the end delimiter ED is output from the communication control device or the terminal device 1 at the time when the frame check code has been sent. In this way, packet data as transmission data is created.
しかしながら、このような従来のパケットデータ作成回
路は、ランダム符号発生回路４とＣＲＣ演算回路６とを
別個にそれぞれ設けなければならず、その弁構成が複雑
化して大形で高価になる欠点がある。また、ＣＲＣ演算
回路６がらのフレーム検査符号およびランダム符号をそ
れぞれ直列ビットの状態で取扱っているため、マルチプ
レクサや制御回路の動作速度が高速になり、この結果デ
ータ伝送速度をさらに高速化した場合に制御速度が追従
し切れなくなって符号誤り等を生じる欠点があった。However, such a conventional packet data generation circuit has the drawback that the random code generation circuit 4 and the CRC calculation circuit 6 must be provided separately, and the valve configuration thereof becomes complicated, large in size, and expensive. . In addition, since the frame check code and random code from the CRC calculation circuit 6 are handled as serial bits, the operating speed of the multiplexer and control circuit becomes faster, and as a result, when the data transmission speed is further increased, There is a drawback that the control speed cannot follow up properly, resulting in code errors and the like.
本発明は、データ長調整符号の発生手段を巡回演算手段
と共用して回路構成を簡単化し、かつ伝送速度が高速化
しても低速の回路で十分追従できるようにして符号誤り
の低減を図って動作信頼性の向上を図った送信データ作
成′装置を提供することを目的とする。The present invention aims to reduce code errors by simplifying the circuit configuration by sharing the data length adjustment code generation means with the cyclic calculation means, and by making it possible to sufficiently follow up with a low-speed circuit even if the transmission speed increases. An object of the present invention is to provide a transmission data creation device with improved operational reliability.
（発明の概要〕
本発明は、上記目的を達成するために、それぞれ並列Ｎ
（Ｎは２以上の整数）ビットからなるシｊ御符号列、デ
ータ符号、データ長調整符号およびフレーム検査符号を
直列信号に変換して送信データとして出力する並直列変
換手段と、この並直列変換手段から出力された所定の符
号に基づいてフレーム検査符号を算出しその演算結果を
並列Ｎビットの状態で出力する巡回演算手段とを設け、
上記並直列変換手段からデータ符号の送出が終了した時
点で上記巡回演算手段の並列Ｎビット出力をデータ長調
整符号として上記並直列変換手段に供給し、かつこのデ
ータ長調整符号の送出終了後に上記巡回演算手段で得ら
れた並列Ｎビット出力をフレーム検査符号として上記並
直列変換手段に供給し、これによりデータ符号に続いて
データ長調整符号およびフレーム検査符号を順に送出す
るようにしたものである。(Summary of the Invention) In order to achieve the above object, the present invention provides parallel N
(N is an integer of 2 or more) A parallel-to-serial conversion means for converting a control code string, a data code, a data length adjustment code, and a frame check code consisting of bits into a serial signal and outputting it as transmission data, and this parallel-to-serial conversion cyclic calculation means for calculating a frame check code based on a predetermined code output from the means and outputting the calculation result in a state of N bits in parallel;
When the sending of the data code from the parallel-to-serial conversion means is completed, the parallel N-bit output of the cyclic calculation means is supplied to the above-mentioned parallel-to-serial conversion means as a data length adjustment code, and after the sending of the data length adjustment code is completed, the The parallel N-bit output obtained by the cyclic calculation means is supplied as a frame check code to the parallel-to-serial conversion means, whereby a data length adjustment code and a frame check code are sequentially sent out following the data code. .
第１図は本発明の一実施例における送信データ作成装置
の構成を示すもので、１０はこの装置に送信データを構
成する各種符号を出力する通信制御装置又は端末装置を
示している。この通信１１ｉ１１ Ｉｔ］装置又は端末
装置から出力されたプリアンプル符号からデータ符号ま
での各符号は、データバスＤＢＵＳを介して並直列変換
回路（Ｐ／５）２１゜２２に導かれてこの回路２１．２
２でそれぞれ並列Ｎビット（例えば８ビツト）の信号形
態から直列ビットの形態に変換される。そして、並直列
変換回路２２で変換された符号はそのまま送信データＯ
Ｄとして図示しない例えば変調回路に送出され、一方並
直列変換回路２１で変換された符号は巡回演算回路とし
てのＣＲＣ演算回路３０に導入される。このＣＲＣ演算
回路３ｏは、シフトレジスタ３１と、フィードバック回
路３２と、１個のＥＸ−ＯＲ回路３３とから慎°成され
る。そして、前記並直列変換回路２１からの符号とフィ
ードバック回路３２から帰還された符号とをＥＸ−ＯＲ
回路３３で排他的論理和処理し、その出力をフィードバ
ック回路３３からの並列出力符号とともにシフトレジス
タ３１にシフト入力して、その並列シフト出力（例えば
３２ピツト）をＮビット（８ビツト）単位でラッチ回路
４１．４２，４３．４４へ出力する。尚、上記シフトレ
ジスタ３１のシフト入力およびシフト出力動作は、■示
しないクロック発生回路から発生されるクロック信号Ｃ
Ｋに同期してなされる。FIG. 1 shows the configuration of a transmission data creation device in an embodiment of the present invention, and numeral 10 indicates a communication control device or terminal device that outputs various codes constituting transmission data to this device. Each code from the preamble code to the data code output from this communication 11i11 It] device or terminal device is guided to the parallel-to-serial conversion circuit (P/5) 21° 22 via the data bus DBUS, and then .2
2, the signal form of parallel N bits (for example, 8 bits) is converted into the form of serial bits. Then, the code converted by the parallel-to-serial conversion circuit 22 is used as the transmission data O.
The code is sent as D to a modulation circuit (not shown), for example, and the code converted by the parallel-to-serial conversion circuit 21 is introduced into a CRC calculation circuit 30 as a cyclic calculation circuit. The CRC calculation circuit 3o is constructed of a shift register 31, a feedback circuit 32, and one EX-OR circuit 33. Then, the code from the parallel-to-serial conversion circuit 21 and the code fed back from the feedback circuit 32 are EX-ORed.
The circuit 33 performs exclusive OR processing, the output is shifted into the shift register 31 together with the parallel output code from the feedback circuit 33, and the parallel shift output (for example, 32 pits) is latched in units of N bits (8 bits). Output to circuits 41.42, 43.44. The shift input and shift output operations of the shift register 31 are performed using a clock signal C generated from a clock generation circuit (not shown).
This is done in synchronization with K.
一方上記ラッチ回路４１〜４４は、各々Ｎビン８分の並
列信号をラッチする渫能を有し、図示しない制御回路か
らラッチ信号ＬＳ１．ＬＳ２．ＬＳ３．ＬＳ４が到来し
た時点で前記ＣＲＣ演算回路３０のシフトレジスタ３１
から出力されたＮビットの符号をそれぞれラッチしてデ
ータバスＤＢＵＳに出力する。 −
この様な構成であるから、通信制御装置又は端末装置１
０よりプリアンプル符号からデータ符号までの各符号が
順に出力されると、これらの符号はそれぞれ並直列変換
回路２１．２２で直列ビットに変換され、このうち並直
列変換回路２２で変換された符号が送信データとして図
示しない変調回路に送出される。一方並直列変換回路２
１で変換された符号のうち開始デリミタＳＤからデータ
符号までの各符号は、ＣＲＣ演算回路３０による巡回演
算、つまりフレーム検査符号を算出するための演算に供
される。尚、上記開始デリミタＳＤからデータ符号まで
の各符号のみをＣＲＣ演算回路３ｏに供給するための制
御は、図示しない制御回路によりシフトレジスタ３１に
対するクロック信号の供給を制御することによってなさ
れる。On the other hand, each of the latch circuits 41 to 44 has the ability to latch eight parallel signals from N bins, and receives latch signals LS1. LS2. LS3. When LS4 arrives, the shift register 31 of the CRC calculation circuit 30
Each of the N-bit codes outputted from the N-bit codes are latched and outputted to the data bus DBUS. - With such a configuration, the communication control device or terminal device 1
When each code from the preamble code to the data code is sequentially output from 0, these codes are converted into serial bits by the parallel-to-serial conversion circuits 21 and 22, and among these, the codes converted by the parallel-to-serial conversion circuit 22 are is sent as transmission data to a modulation circuit (not shown). On the other hand, parallel-serial conversion circuit 2
Of the codes converted in step 1, each code from the start delimiter SD to the data code is subjected to a cyclic operation by the CRC operation circuit 30, that is, an operation for calculating a frame check code. The control for supplying only each code from the start delimiter SD to the data code to the CRC calculation circuit 3o is performed by controlling the supply of a clock signal to the shift register 31 by a control circuit (not shown).
さて、データ符号のデータ長が短く最低データ長を確保
するためにパディングデータＰＡＤを付加する必要があ
る場合には、上記メツセージ符号の送出が終了時点で、
図示しない制御回路から例えば第２図に示す如くラッチ
信号ＬＳ２が発生され、これによりラッチ回路４２はそ
の時点で演算回路３０から出力されている並列Ｎビット
の信号、つまりフレーム検査符号を算出する途中の信号
をラッチし、データバスＤＢＵＳに出力する。この結果
、並直列変換回路２２からはそれまで送出されていた前
記データ符号に続いて、上記ラッチ回路４２から出力さ
れた並列Ｎビット出力を並直列変換した符号が送出され
る。ここで、上記ラッチ回路４２から出力された信号は
、フレーム検査符号を算出する過程で得られるランダム
な符号である。このため、上記並直列変換回路２２から
はデータ符号に続いてランダム符号からなるパディング
データが送信データｏＤとして送出されることになる。Now, if the data length of the data code is short and it is necessary to add padding data PAD to ensure the minimum data length, at the end of sending the message code,
For example, a latch signal LS2 is generated from a control circuit (not shown) as shown in FIG. 2, and the latch circuit 42 is in the process of calculating the parallel N-bit signal output from the arithmetic circuit 30 at that time, that is, the frame check code. The signal is latched and output to the data bus DBUS. As a result, the parallel-to-serial conversion circuit 22 sends out a code obtained by parallel-to-serial conversion of the parallel N-bit output output from the latch circuit 42, following the data code sent out up to that point. Here, the signal output from the latch circuit 42 is a random code obtained in the process of calculating the frame check code. Therefore, the parallel-to-serial conversion circuit 22 sends padding data consisting of a random code following the data code as the transmission data oD.
また、上記ランチ回路４２から出力されたＮビット信号
は、並直列変換回路２１で直列ビットに変換されたのち
ＣＲＣ演算回路３０にフレーム検査符号を算出するため
に供給される。尚、データ符号の長さが十分長くパディ
ングデータを付加する必要がない場合は、以上の動作は
行なわない。Further, the N-bit signal output from the launch circuit 42 is converted into serial bits by the parallel-to-serial conversion circuit 21 and then supplied to the CRC calculation circuit 30 for calculating a frame check code. Incidentally, if the length of the data code is long enough and there is no need to add padding data, the above operation is not performed.
そうして、上記パディングデータＰＡＤの送出が終了す
ると図示しない制御回路から各ラッチ回路４１〜４４に
対し例えば第２図に示す如く順にラッチ信号ＬＳＩ〜Ｌ
Ｓ４が発生される。そうすると、ラッチ回路４１〜４４
は順にその時点でＣＲＣ演算回路３０から出力されてい
る並列信号、つまりフレーム検査符号をＮビットずつラ
ッチしてデータバスＤＢｔ、Ｉｓに出力する。この結果
、並直列変換回路２２からは、上記各ラッチ回路４１〜
４４から順次出力されたＮビット信号がフレーム検査符
号として第２図ＯＤに示す如く送出されることになる。Then, when the sending of the padding data PAD is completed, a control circuit (not shown) sends latch signals LSI to LSI to each of the latch circuits 41 to 44 in order as shown in FIG.
S4 is generated. Then, the latch circuits 41 to 44
sequentially latches the parallel signal, that is, the frame check code, output from the CRC arithmetic circuit 30 at that time, N bits at a time, and outputs it to the data buses DBt and Is. As a result, from the parallel-serial conversion circuit 22, each of the latch circuits 41 to
The N-bit signals sequentially outputted from 44 are sent out as frame check codes as shown in FIG. 2 OD.
この様に本実施例であれば、ＣＲＣ演算回路３０からフ
レーム検査符号の算出途中に出力されるランダムな符号
をパディングデータＰＡＤとして用いて送出したことに
よって、ランダム符号発生回路を不要にすることができ
、その弁装置の回路構成を簡単化することができる。ま
た、ＣＲＣ演算回路３０の出力をＮビット単位で出力す
るようにしたので、ラッチ回路等の制御系を高速動作さ
せる必要がなくなり、この結果伝送速度が高速化した場
合でもこれに容易に対応することができ、また符号誤り
の発生等の不具合を軽減することができる。As described above, in this embodiment, the random code outputted from the CRC calculation circuit 30 during calculation of the frame check code is used as padding data PAD, and the random code generation circuit can be made unnecessary. Therefore, the circuit configuration of the valve device can be simplified. In addition, since the output of the CRC calculation circuit 30 is output in units of N bits, there is no need to operate the control system such as a latch circuit at high speed, and as a result, even if the transmission speed increases, it can be easily accommodated. It is also possible to reduce problems such as the occurrence of code errors.
尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例ではパケットデータを作成する場合を
例にとって説明したが、データ符号の後側にデータ長調
整符号およびフレーム検査符号を付加するものであれば
、パケットデータ以外のデータであっても適用可能であ
る。また、前記実施例では並列Ｎビットとして８ピツト
の場合を例にとったが、１６ピツトあるいは３２ビツト
であってもよく、その他如何なるピット数に設定しても
よい。さらに前記実施例ではラッチ回路４１〜４４のう
ち４２の出力をランダム符号として選択し送出するよう
にしたが、他のラッチ回路４Ｌ ４３．４４の出力を選
択するようにしてもよい。また、複数のラッチ回路の出
力を相互に適当な論理処理してその出力をランダム符号
として用いるようにしてもよい。このようにすれば、ラ
ンダム符号のランダム性をさらに高めることができる。Note that the present invention is not limited to the above embodiments. For example, in the above embodiment, the case where packet data is created has been explained, but as long as the data length adjustment code and frame check code are added to the end of the data code, data other than packet data can be used. Applicable. Further, in the above embodiment, the parallel N bits are 8 pits, but they may be 16 pits or 32 bits, or any other number of pits may be set. Furthermore, in the embodiment described above, the outputs of 42 of the latch circuits 41 to 44 are selected and sent out as random codes, but the outputs of the other latch circuits 4L 43 and 44 may be selected. Alternatively, the outputs of a plurality of latch circuits may be mutually subjected to appropriate logical processing and the outputs may be used as random codes. In this way, the randomness of the random code can be further improved.
その他巡回演算手段やゲート手段の構成、並直列変換手
段の構成等についても、本発明の要旨を逸脱しない範囲
で種々変形して実施できる。Other configurations of the cyclic calculation means, gate means, parallel/serial conversion means, etc. can be modified in various ways without departing from the gist of the present invention.
以上詳述したように本発明は、それぞれ並列Ｎ（Ｎは２
以上の整数）ビットからなる制御符号列、データ符号、
データ長調整符号およびフレーム検査符号を直列信号に
変換して送信データとして出力する並直列変換手段と、
この並直列変換手段から出力された所定の符号に基づい
てフレーム検査符号を算出しその演算結果を並列Ｎビッ
トの状態で出力する巡回演算手段とを設け、上記並直列
変換手段からデータ符号の送出が終了した時点で上記巡
回演算手段の並列Ｎビット出力をデータ長調整符号とし
て上記並直列変換手段に供給し、かつこのデータ長調整
符号の送出終了後に上記巡回演算手段で得られた並列Ｎ
ビット出力をフレーム検査符号として上記並直列変換手
段に供給し、これによりデータ符号に続いてデータ長調
整符号およびフレーム検査符号を順に送出するようにし
たものである。As described in detail above, the present invention has two parallel N (N is 2
control code string, data code,
parallel-to-serial conversion means for converting a data length adjustment code and a frame check code into a serial signal and outputting the serial signal as transmission data;
cyclic calculation means for calculating a frame check code based on a predetermined code outputted from the parallel-to-serial conversion means and outputting the calculation result in a parallel N-bit state, and sending out a data code from the parallel-to-serial conversion means; When the data length adjustment code is completed, the parallel N-bit output of the cyclic calculation means is supplied to the parallel-to-serial conversion means as a data length adjustment code, and after the data length adjustment code is sent out, the parallel N bit output obtained by the cyclic calculation means is
The bit output is supplied as a frame check code to the parallel-to-serial conversion means, whereby a data length adjustment code and a frame check code are sequentially sent out following the data code.
したがって本発明によれば、データ長調整符号の発生手
段を巡回演算手段と共用し得て回路構成を簡単化するこ
とができ、かつ伝送速度が高速化しても低速の回路で十
分追従でき、これにより符号誤りの低減を図って動作信
頼性の向上を図り得る送信データ作成装置を提供するこ
とができる。Therefore, according to the present invention, the data length adjustment code generation means can be shared with the cyclic calculation means, thereby simplifying the circuit configuration, and even if the transmission speed increases, it can be sufficiently followed by a low-speed circuit. Accordingly, it is possible to provide a transmission data creation device that can reduce code errors and improve operational reliability.
第１図および第２図は本発明の一実施例における送信デ
ータ作成装置を説明するためのもので、第１図は同装置
の回路ブロック図、第２図は動作説明に用いるためのタ
イミング図、第３図はパケットデータのフォーマットの
構成を示す模式図、第４図および第５図は従来の送信デ
ータ作成装置を説明するためのもので、第４図は同装置
の回路ブロック図、第５図１よそのＣＲＣ演算回路の構
成を示す図である。
１０・・・通信制御１１装置又は端末装置、２１．２２
・・・並直列変換回路、３０・・・ＣＲＣ演算回路、３
１・・・シフトレジスタ、３２・・・フィードバック回
路、３３・・・排他的論理和回路（ＥＸ−ＯＲ回路）、
４１〜４４・・・ラッチ回路、ＬＳ１〜ＬＳ４・・・ラ
ッチ信号、○Ｄ・・・送信データ。
出願人代理人 弁理士 鈴江武彦
第３図
第４図
第５図1 and 2 are for explaining a transmission data creation device according to an embodiment of the present invention. FIG. 1 is a circuit block diagram of the device, and FIG. 2 is a timing diagram used to explain the operation. , FIG. 3 is a schematic diagram showing the structure of the packet data format, FIGS. 4 and 5 are for explaining a conventional transmission data creation device, and FIG. 4 is a circuit block diagram of the same device, and FIG. 5 is a diagram showing the configuration of a CRC calculation circuit other than that shown in FIG. 1; 10... Communication control 11 device or terminal device, 21.22
...Parallel-serial conversion circuit, 30...CRC calculation circuit, 3
1... Shift register, 32... Feedback circuit, 33... Exclusive OR circuit (EX-OR circuit),
41-44... Latch circuit, LS1-LS4... Latch signal, ○D... Transmission data. Applicant's agent Patent attorney Takehiko Suzue Figure 3 Figure 4 Figure 5
Claims (1)
に少なくともデータ長調整符号およびフレーム検査符号
をそれぞれ付加するようにした送信データ作成装置にお
いて、それぞれ並列Ｎ（Ｎは２以上の整数）ビットから
なる前記制御符号列、データ符号、データ長調整符号お
よびフレーム検査符号をそれぞれ直列ビットに変換して
送信データとして出力する並直列変換手段と、この並直
列変換手段から出力された所定の符号を入力しこの符号
に基づいて巡回符号からなるフレーム検査符号を作成し
てその出力を並列Ｎビットの状態で出力する巡回演算手
段と、前記並直列変換手段からデータ符号を送出し終わ
った時点で前記巡回演算手段で得られた並列Ｎビット出
力を前記データ長調整符号として前記並直列変換手段に
供給するとともにこのデータ長調整符号の送出終了後前
記巡回演算手段で得られた並列Ｎビット出力をフレーム
検査符号として前記並直列変換手段に供給するゲート手
段とを具備したことを特徴とする送信データ作成装置。In a transmission data creation device in which at least a data length adjustment code and a frame check code are added to the tail side of a data code with a predetermined control code string attached to the head side, each parallel N (N is an integer of 2 or more) Parallel-to-serial conversion means for converting the control code string, data code, data length adjustment code and frame check code each consisting of bits into serial bits and outputting them as transmission data; and a predetermined code output from the parallel-to-serial conversion means. a cyclic operation means that inputs the code, creates a frame check code consisting of a cyclic code based on this code, and outputs the output in a parallel N-bit state; The parallel N-bit output obtained by the cyclic calculation means is supplied as the data length adjustment code to the parallel-to-serial conversion means, and after the sending of the data length adjustment code is finished, the parallel N-bit output obtained by the cyclic calculation means is supplied to the parallel serial conversion means. 1. A transmission data creation device comprising gate means for supplying a frame check code to the parallel-to-serial conversion means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222971A JPH06105920B2 (en) | 1984-10-25 | 1984-10-25 | Transmission data creation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222971A JPH06105920B2 (en) | 1984-10-25 | 1984-10-25 | Transmission data creation device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61102848A true JPS61102848A (en) | 1986-05-21 |
| JPH06105920B2 JPH06105920B2 (en) | 1994-12-21 |
Family
ID=16790754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222971A Expired - Lifetime JPH06105920B2 (en) | 1984-10-25 | 1984-10-25 | Transmission data creation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105920B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647716A (en) * | 1987-06-30 | 1989-01-11 | Nec Corp | Parallel processing type crc arithmetic circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630348A (en) * | 1979-08-20 | 1981-03-26 | Nippon Telegr & Teleph Corp <Ntt> | Frame transmitting-receiving method |
-
1984
- 1984-10-25 JP JP59222971A patent/JPH06105920B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630348A (en) * | 1979-08-20 | 1981-03-26 | Nippon Telegr & Teleph Corp <Ntt> | Frame transmitting-receiving method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647716A (en) * | 1987-06-30 | 1989-01-11 | Nec Corp | Parallel processing type crc arithmetic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105920B2 (en) | 1994-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4723243A (en) | CRC calculation machine with variable bit boundary | |
| US4712215A (en) | CRC calculation machine for separate calculation of checkbits for the header packet and data packet | |
| US5103451A (en) | Parallel cyclic redundancy check circuit | |
| US4720830A (en) | CRC calculation apparatus having reduced output bus size | |
| US20020005793A1 (en) | Serial/parallel converter | |
| US20010019556A1 (en) | High speed programmable counter | |
| GB1087685A (en) | Error correcting apparatus | |
| US6795946B1 (en) | Fast frame error checker for multiple byte digital data frames | |
| EP0405577A2 (en) | Frame conversion circuit | |
| JPS61102848A (en) | Transmission data generating device | |
| JPS6118059A (en) | Memory circuit | |
| US6928496B2 (en) | Data burst transfer circuit, parallel-serial and serial-parallel conversion circuits, and an oscillation circuit | |
| US20070110086A1 (en) | Multi-mode management of a serial communication link | |
| US7139963B1 (en) | Methods and apparatus to support error-checking of variable length data packets using a multi-stage process | |
| JP2000188555A (en) | Block interleave circuit | |
| KR100799684B1 (en) | Communication system and method of controlling the same | |
| WO2022056884A1 (en) | Line coding method and device | |
| JP3115110B2 (en) | Node communication equipment for multiplex transmission equipment | |
| JPS6195624A (en) | Code word converter | |
| KR100413423B1 (en) | Interleaver Apparatus in Communication System | |
| JP2944412B2 (en) | Data transfer method and data transfer method | |
| JP2770375B2 (en) | Transmission delay phase compensation circuit | |
| KR100213256B1 (en) | 5 bit and 16 bit cyclic redundancy check circuit | |
| CN115694734A (en) | Multifunctional configurable encoder and encoding method | |
| CN118508975A (en) | Transmitting circuit based on JESD204C protocol |