JPS6094742A - Package for sealed power chip - Google Patents
Package for sealed power chipInfo
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- JPS6094742A JPS6094742A JP18548684A JP18548684A JPS6094742A JP S6094742 A JPS6094742 A JP S6094742A JP 18548684 A JP18548684 A JP 18548684A JP 18548684 A JP18548684 A JP 18548684A JP S6094742 A JPS6094742 A JP S6094742A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
発 明 の 背 景
本発明は、電力半導体チップ用のパッケージ、詳しくは
密封式電力チップ用パッケージに関Ｊる。DETAILED DESCRIPTION OF THE INVENTION BACKGROUND OF THE INVENTION The present invention relates to packages for power semiconductor chips, and more particularly to sealed packages for power semiconductor chips.
電力半導体チップ（以下、甲に［７［ｆカチップ−１と
略称する）は、動作中典型的には１ワツ１−以−１−。A power semiconductor chip (hereinafter abbreviated as "chip-1") typically has 1 power during operation.
の無用な熱を発生する。この熱は電カーｆツブの破４− 壊を防止するために取り除かれなＩづればならない。generates unnecessary heat. This heat is the breakage of the electric car f. Must be removed to prevent damage.
従って、電力チップは熱が電力チップから取り除かれ易
いように段目されたパッケージまたは構造内に組み立て
られている。密」１式すなわち気密式パッケージは特に
電力チップをパッケージ化するのに好ましいものである
。これは、密封式パッケージが電力チップの動作性能を
低下するものとして知られている汚染物や水分から電力
チップを保護するからである。Accordingly, power chips are assembled in tiered packages or structures to facilitate the removal of heat from the power chips. Hermetic or hermetic packages are particularly preferred for packaging power chips. This is because the hermetically sealed package protects the power chip from contaminants and moisture, which are known to degrade the operational performance of power chips.
現在入手可能な典型的な密封式電力チップ用パッケージ
は、比較的大きな金属基板を有し、この金属基板上に電
力チップが熱的に取り付けられ、またこの基板は金属の
放熱部材（ヒートシンク）上に熱的に取り付【プられる
ようになっている。２つのガラス−金属密封シールが典
型的には電力チップ用パッケージ内に取り入れられ、こ
れにより電流リード線を介して電力チップに電気的接続
できるようになっている。これらのガラス−金属シール
は作るのが高価であり、また金属基板を使用することも
高価である。電力チップ用パッケージは更に電力チップ
を密」」シて取り囲むハウジングを有しており、上述し
たガラス−金属シールを更に一つ以上使用すること（、
Ｌ史にバツ／／−ジを高１＋ＩＩｉなものにしている。The typical hermetically sealed power chip package currently available has a relatively large metal substrate on which the power chip is thermally mounted, and the substrate is mounted on a metal heat sink. It is designed to be thermally attached to the Two glass-to-metal hermetic seals are typically incorporated into the power chip package to allow electrical connections to be made to the power chip via current leads. These glass-to-metal seals are expensive to make and the use of metal substrates is also expensive. The package for the power chip further includes a housing closely surrounding the power chip and further includes the use of one or more of the glass-to-metal seals described above.
I made the L history X//-ji high 1+IIi.
上述は、本質的に完成した形式、’Ｊ”、’ｒわＩう回
路用に使用するように準備された形式の蜜月式電力チッ
プ用パッケージについて説明しｌこ。従ヌ（、電力チッ
プの最初の電気的試験は、旭川イｆ熱の除去に対処する
ために、電力チップを完成された蜜月式電力チップ用パ
ッケージ内に組み立（た１殺に実行されていた。このＪ
：うな試験は、電力用ダーリントン・トランジスタに、
１−３いて共通エミッタ電流利得ＨＦＥおよび素子飽和
状態に、１３りる］レクタ・エミッタ間電圧ＶＣＥ（Ｓ
ＡＴ）のＪ、う４Ｔ素了の！ｐ要な特性を確めるのに必
要なこと′Ｃある１、電カブツブ用パッケージ内の電力
チップが必ｉＪ７ ｔｆ基ｔ％Ｉに適合していない場合
には、電カブツブ用バツノノージの全体が廃棄されるこ
とになる、１この結宋、現在利用できる密封式パッケー
ジに絹み込ｌυだ電力チップの試験は高価なものとなっ
−Ｃいるｎ電力チップの試験を」ζり経済的なものにす
るために、蜜月式電力チップ用パッケージを部分的に完
成した形態、すなわちビルディング・ブロック形式にし
て、廃棄されるパッケージの無駄を低減するのが望まし
い。The foregoing describes a package for a honeymoon power chip in an essentially complete format, 'J', 'rwaI', and a type prepared for use in circuits. Initial electrical tests were performed on the Asahikawa Electric Power Chip assembly in a completed honeymoon power chip package to address heat removal.
: Una test is applied to power Darlington transistor.
1-3, common emitter current gain HFE and element saturation state, 13] rector-emitter voltage VCE (S
AT)'s J, U4T's completion! What is necessary to confirm the required characteristics 1. If the power chip in the package for the electric turntable does not comply with the IJ7 tf base t%I, the entire As a result, testing of power chips in currently available sealed packages has become expensive - making testing of power chips more economical. In order to achieve this goal, it is desirable to have packages for honeymoon power chips in partially completed or building block form to reduce the waste of discarded packages.
発 明 の 目 的
本発明の目的は、電力チップから熱を取り除く高能力を
有して密封式電力チップ用パッケージを提供することに
ある。OBJECTS OF THE INVENTION It is an object of the present invention to provide a hermetically sealed power chip package with a high ability to remove heat from the power chip.
本発明の仙の目的は、比較的経済的な密封式電力チップ
用パッケージを提供することである。An object of the present invention is to provide a relatively economical sealed power chip package.
本発明の別の目的は、密１４弐雷力チップ用パッケージ
が取すイ（１けられる放熱部材から電気的に絶縁分離さ
れた密封式電力チップ川パッケージを提供することにあ
る。Another object of the present invention is to provide a sealed power chip package that is electrically insulated from a heat dissipating member that is used in a sealed power chip package.
本発明の更に伯の目的は、ビルディング・ブロック形式
の密１４式電力チップ用パッケージを提供することにあ
る。A further object of the present invention is to provide a package for a power chip in the form of a building block.
本発明の更に別の目的は、電力チップ試験のために金属
基板を必要としない密封式電力チップ用７−
パッケージを提供することにある。Yet another object of the present invention is to provide a sealed 7-package for power chips that does not require a metal substrate for power chip testing.
発 明 の 概 要
これらの目的およびその他の「１的を達成りる密封式電
力チップ用パッケージは、゛電力用ダーリントン・トラ
ンジスタに応用した好適形態に、１１いて、上側パッケ
ージ部と、電力用グーリン１ヘン・トランジスタと、下
側パッケージ部とを右］する。上側パッケージ部は、そ
の下面に第１おＪ：び第２のベース電極とエミッタ電極
とを右する誘電体１１ノートを含む。これらの電極への
電気的接続は対応する第１および第２のベース・リード
導体と王ミッタ・リード導体により誘電体プレー１〜の
１−面側から行なわれる。これらのリード導体はそれぞ
れ誘電体プレート中の垂直方向の導電性貫通（（、にに
り誘電体プレートを通って第１おにび第２のベース電極
およびエミッタ電極に接続され−Ｃいる。上側パッケー
ジ部は更にその下面に接合され、１１つ第１および第２
のベース電極とエミッタ電極を取り囲む金属密閉リング
を含む。SUMMARY OF THE INVENTION A hermetically sealed power chip package which achieves these and other objects comprises a power Darlington transistor in a preferred form, which comprises an upper package portion and a power Darlington transistor. The upper package part includes on its lower surface a dielectric material having a first base electrode and a second base electrode and an emitter electrode. Electrical connections to the electrodes are made from the side 1 of the dielectric plate 1 through corresponding first and second base lead conductors and main emitter lead conductors. The upper package portion is further bonded to its lower surface through the dielectric plate and connected to the first and second base and emitter electrodes. , eleven first and second
includes a metal sealing ring surrounding the base electrode and emitter electrode of the electrode.
電力用ダーリントン・１〜ランジスタは、その上−８＝
面に第１および第２のベース端子とエミッタ端子を有し
、これらの端子は上側パッケージ部の誘電体プレートの
下面に有する対応する電極に電気的に接続され、また電
力用ダーリントン・１ヘランジスタはその下面にコレク
タ端子を有しＣいる。The power Darlington transistor has first and second base and emitter terminals on its upper -8= surface, and these terminals connect to corresponding electrodes on the lower surface of the dielectric plate of the upper package portion. The electrically connected and power Darlington 1 transistor has a collector terminal on its lower surface.
下側パッケージ部は、単一の］レクク端子に接合される
］レクタ電極を有し、更に電力用ダーリントン・トラン
ジスタを密封して取り囲むように、上側パッケージ部の
金属密閉リングに接合される。The lower package section has a single rector electrode that is bonded to a single rectifier terminal and is further bonded to a metal sealing ring of the upper package section to sealingly surround the power Darlington transistor.
上述した密封式電力チップ川パッケージは、金属基板を
必要とせず、部分的に完成した形式すなわちビルディン
グ・ブロック形式になっている。The hermetically sealed power chip package described above does not require a metal substrate and is in partially completed or building block form.
電力用ダーリントン・トランジスタに用いた揚台の本発
明による別の密封式電力チップ用パッケージは、上述し
た電力用パッケージの対応する部分に同一である上側パ
ッケージ部および電力用ダーリントン・トランジスタを
含む。この別のパッケージは更にプレートの−に面に接
合されたシート状の］レクタ電極を有する下側パッケー
ジ部を含み、またこのコレクタ電極は電力用ダーリント
ン・トランジスタの下部端子寸なわら二１１ノクタ喘イ
に接合されている。ガスクーラ１〜が−１−側パッケー
ジ部と下側パッケージ部との間に配設され、このガスケ
ットの上面は上側パツウーージ部の金属密閉リングに接
合され、ガスケツＩ・の下面は下側パッケージ部のコレ
クタ電極に接合されている。ガスケットの熱膨張係数は
、上側パッケージ部の熱膨張係数の約±５０パーセント
以内に７７るＪ：うに選ぶことが好ましい。この結果、
パッケージは、広い範囲で変化する高温および低湿との
間の湿度り゛イクルを繰返し受けることができ、しかも
機械的＜’に完全性および密封性をＩＩＩ持することが
できる。Another hermetically sealed power chip package according to the present invention of a platform for power Darlington transistors includes an upper package portion and a power Darlington transistor that are identical to the corresponding parts of the power packages described above. This separate package further includes a lower package portion having a sheet-like collector electrode bonded to the negative face of the plate, and the collector electrode has a width of 211 nocta transistors having the dimensions of the lower terminals of a power Darlington transistor. It is joined to A. Gas coolers 1~ are arranged between the -1- side package part and the lower package part, the upper surface of this gasket is joined to the metal sealing ring of the upper package part, and the lower surface of gasket I is connected to the metal sealing ring of the lower package part. Connected to the collector electrode. Preferably, the coefficient of thermal expansion of the gasket is selected to be within about ±50 percent of the coefficient of thermal expansion of the upper package portion. As a result,
The package can be subjected to repeated humidity cycles between widely varying temperatures and low humidity and still maintain mechanical integrity and hermeticity.
新規であると考えられる発明の１４１徴は特ｉ′［ｉ′
ｌＩ′Ｉ求の範囲に記載されているが、本発明はその他
の［ｉ的とともに図面を参照した次の説明から一層よく
理解されよう。The 141 features of an invention that are considered novel are the features i′[i′
Although described in the scope of the invention, the invention will be better understood from the following description, taken together with other features and drawings.
好適実施例の説明
第１図には、本発明による蜜月式電カブーツブ用パッケ
ージ１０を下側から見上げた蜜月式電力チップ用パッケ
ージの分解図が示されている。パッケージ１０は、」二
側パッケージ部１２おＪ：び下側パッケージ１４を有し
、これらの間に例えば電力ダーリントン・トランジスタ
のような電力チップ１６が配置される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an exploded view of a honeymoon power chip package 10 according to the present invention, looking up from below. The package 10 has two side package portions 12 and a bottom package 14 between which a power chip 16, such as a power Darlington transistor, is disposed.
上側パッケージ部１２は、熱膨張係数が電力チップ１６
の熱膨張係数に近い誘電体プレート１８、例えば電力チ
ップ１６がシリコンである場合にはレラミツク・ベリリ
アまたはアルミナからなる誘電体プレート１８を有する
。誘電体プレート１８の下面には、第１のベース電極２
０、第２のベース電極２２およびエミッタ電極２４が接
合されている。これらの電極は、共融接合処理により誘
電体プレート１８に接合された銅からなることが好まし
い。りなわら、この接合処理は溶融した共晶合金を各電
極２０．２２および２４および誘雷体プレート１８の間
に形成するものである。好ましい共融接合処理の詳細に
ついては、米国特許第３，７６６．６３４弓および米１
１特許第３．９９４，４３０号に開示されている。電極
２０．２２および２４として共融接合された銅を使用す
る代りに、これらの電極を銅のような金属シートで構成
しても１１−
よい。この場合、金属シート【、１１、ブレート１８に
銅を蒸着すること等にＪ、り誘電体ブ１ノー１〜１８の
下面に被着された半田付り可能な金属層（図示１↓ず）
に半田付けされる。The upper package part 12 has a coefficient of thermal expansion equal to that of the power chip 16.
For example, if the power chip 16 is silicon, the dielectric plate 18 has a coefficient of thermal expansion close to . A first base electrode 2 is provided on the lower surface of the dielectric plate 18.
0, the second base electrode 22 and emitter electrode 24 are joined. These electrodes preferably consist of copper bonded to dielectric plate 18 by a eutectic bonding process. However, this bonding process forms a molten eutectic alloy between each electrode 20, 22 and 24 and the lightning dielectric plate 18. For details of the preferred eutectic bonding process, see U.S. Patent No. 3,766.634 Bow and Rice 1
1 Patent No. 3,994,430. Instead of using eutectic bonded copper for the electrodes 20, 22 and 24, these electrodes may be constructed from metal sheets such as copper 11-. In this case, by depositing copper on the metal sheet [11, the plate 18, etc.], a solderable metal layer is deposited on the lower surface of the dielectric plate 1-18 (not shown in the figure).
is soldered to.
誘電体プレート１８の上面に１．１１、第２図の拡大−
に面図に示すように、電４４＋２（１，２２おＪζび２
４に対応Ｊる一組のリード導体、すなわら第１のベース
・リード導体２０′、第２のベース・リード導体２２’
ｆ＋りよびエミッタ・リード導体２４′ がＫ（０１
られている。1.11 on the top surface of the dielectric plate 18, enlarged view of FIG.
As shown in the plan, electric 44+2 (1, 22 and Jζ and 2
A set of lead conductors corresponding to J4, namely a first base lead conductor 20' and a second base lead conductor 22'.
f+ and the emitter lead conductor 24' is K(01
It is being
これらのリード導体２０’ 、２２’ および２４′
は、電力チップ用パッケージ１０の外部から、パッケー
ジ１０の内部に設【プられ〕ｃ電極２０．２２および２
４に？ｈ気的接続を行うことを可能にする。These lead conductors 20', 22' and 24'
are installed inside the package 10 from the outside of the power chip package 10.
To 4? This allows for physical connections to be made.
第２図に示すように、外部電極１ｂわらリード導体２０
’ 、２２’おＪ：び２４′ と内部電１４ｉ２０．２
２Ｊ５Ｊ：び２４（第１図）とは、第１図においで点線
で示゛り導電性貫通孔２６によって電気的にＩＩＩ Ｔ
ｉ−１６続されている。導電性貫通孔の適切な４Ｍ造が
第：３図にｉ）細に示されており、この第３図は第２図
の線３−３に沿って取られたものであって、部分的な断
面図１２−
である。第３図かられかるＪ：うに、７ｔ２８が誘電体
プレート１８を垂直に貫通して設りられており、この孔
２８は半田３０のような導電性物質で充填されている。As shown in FIG. 2, the outer electrode 1b straw lead conductor 20
', 22' and 24' and internal electric 14i20.2
2J5J: and 24 (FIG. 1) are indicated by dotted lines in FIG.
i-16 is connected. A suitable 4M configuration of conductive through-holes is shown in detail in Figure 3 i), which Figure 3 is taken along line 3--3 of Figure 2 and is partially shown. This is a cross-sectional view 12-. From FIG. 3, a hole 28 is provided perpendicularly through the dielectric plate 18, and the hole 28 is filled with a conductive material such as solder 30. As shown in FIG.
導電性貫通孔２６を形成覆る好適な処理においては、ま
ず孔２８が誘電体１１ノート１８中に形成され、続いて
誘電体プレート１８の下面にエミッタ電極２４を接合す
る。電極２４が孔２８の底部を覆って孔２８を密封する
。それから、共融接合処理により上部リード導体２４′
が誘電体プレー１〜１８の上面に接合される。予め形成
された孔３２が誘電体プレート１８の孔２８と一致する
にうに設けられていることが好ましい。それから、半田
３０が溶解されて孔２８および３２内に挿入され、エミ
ッタ電極２４およびエミッタ・リード導体２４′ との
間に導電性接続部を形成する。適切な導電性貫通孔の更
に詳細な説明は、例えばＪ、 Ｆ、 ｐ、ｕｒＱｅｓｓ
、 Ｃ，Ａ、 Ｎｅｕｇｅｂａｕｅｒ。In a preferred process for forming conductive through-holes 26, holes 28 are first formed in dielectric 11 notes 18, followed by bonding emitter electrode 24 to the lower surface of dielectric plate 18. Electrode 24 covers the bottom of hole 28 to seal it. Then, the upper lead conductor 24' is formed by a eutectic bonding process.
is bonded to the upper surface of dielectric plates 1-18. Preferably, preformed holes 32 are provided to coincide with holes 28 in dielectric plate 18. Solder 30 is then melted and inserted into holes 28 and 32 to form a conductive connection between emitter electrode 24 and emitter lead conductor 24'. A more detailed description of suitable conductive through-holes can be found, for example, in J, F, p, urQess
, C.A., Neugebauer.
Ｇ 、 Ｆ ｌａｎａｇａｎおよびＲ，Ｗ、 Ｍｏｏｒ
ｅの論文［Ｈｙｂｒｉｄ ｐａｃｋａｇｅｓ ｂｙ ｔ
ｈｅ Ｄ １ｒｅｃｔ １３ｏｎｄｅｄ Ｃｏｔ）ｐｅ
ｒ ＰｒｏｃｅｓｓＪ 、 ３ｏ１ｉｄ ５ｔａｔｅ
ｌｅｃｈｎｏｌｏｇｙ 。G., Flanagan and R.W., Moor.
E's paper [Hybrid packages by t
he D 1rect 13onded Cot)pe
r ProcessJ, 3o1id 5tate
technology.
１９７５年５月、ページ４１４４（第５図およびその説
明参照）に記載されている。May 1975, page 4144 (see Figure 5 and its description).
再び第１図を参照１Ｊると、」−側パッケージ部１２の
内部電極２０．２２および２ Ａ ＩＪ：、電力チップ
１６の」一部端子に対応してパターン形成されており、
これらの端子は電力用グーリン１−ン・Ｉ−ランジスタ
用として誇張して例示されているＪ：・うに、＋側パッ
ケージ部１２の内部電極２０に対応Ｊる第１のベース端
子（図示せず）、■ミッタ端子３４おＪ：びｍ２のベー
ス端子３６を有している。Referring again to FIG. 1, at 1J, the internal electrodes 20, 22 and 2A of the negative side package portion 12 are patterned to correspond to some terminals of the power chip 16.
These terminals are illustrated in an exaggerated manner as those for electric power transistors. ), ■ A transmitter terminal 34 and a base terminal 36 for J: and m2.
電力チップ１６は、その下面に（少Ｑ くともダーリン
トン・トランジスタの場合）甲−の］レクタ端子３８を
右し、下側パッケージ部１４に電気的に接触づるように
なっている。電力チップ川パッケージ１０の図示の実施
例におい（は、＋側バッグ−９部１４はコレクタ電極１
７を右１ハこの］レクタ電極は好ましくは銅のＪ、う′
／、【金属シー１−で形成されている。コレクタ電極１
７と一体的に１一方に突出したコレクタ・リード５ｇ体
が形成され、史に上方に而する凹部１７ｂが密］５１式
電力ヂツ／用バック゛−ジ１０を組み立てた時、電力チ
ップ１ＧをＩＩＶ ＊ ＞Ｉるようになっている。下側
パッケージ部１４を上側パッケージ部１２に接合するた
めに、上側パッケージ部１２にはその下面に接合され、
且つ内部の電極２０．２２および２４を取り囲む金属密
閉リング４２が設けられている。金属密閉リング４２は
、誘電体プレート１８に共融接合された銅からなること
が好ましいが、例えば誘電体プレート１８の下面に銅を
蒸着することによって形成される半田Ｍ Ｇプ可能な層
であってもよい。The power chip 16 has a collector terminal 38 on its underside (at least in the case of a low-Q Darlington transistor) for electrical contact with the lower package portion 14. In the illustrated embodiment of the power chip river package 10 (the positive side bag-9 part 14 is the collector electrode 1
The rectifier electrode is preferably made of copper.
/, [Made of metal sheet 1-. Collector electrode 1
A collector lead 5g body is formed integrally with 7 and protrudes to one side, and the concave portion 17b located above is tightly closed] When the type 51 power supply bag 10 is assembled, the power chip 1G is assembled. IIV * > I. In order to join the lower package part 14 to the upper package part 12, the upper package part 12 has a lower surface joined to the upper package part 12;
A metal sealing ring 42 is also provided surrounding the inner electrodes 20, 22 and 24. The metal sealing ring 42 is preferably made of copper eutectically bonded to the dielectric plate 18, but may be a solder-plutable layer formed by depositing copper on the underside of the dielectric plate 18, for example. It's okay.
密封式電力チップ用パッケージ１０を組み立てる好適手
順によると、電力チップ１６の上側の端子（すなわち第
１のベース端子（図示ｔ！ｆ）および端子３４および３
６）が、予め形成された半田層により内部の電極２０．
２２および２４に半田付けされる。According to a preferred procedure for assembling the sealed power chip package 10, the upper terminals of the power chip 16 (i.e., the first base terminal (t!f shown) and the terminals 34 and 3
6) The internal electrode 20.
22 and 24.
次いで電力チップ１６の下側の端子３８が予め形成され
た半田層により］レクタ電極１７に半田付けされ、同時
に］レクタ電極１７が上側パッケージ部１２の金属密閉
リング４２に半田付けされる。パッケージ１０に対する
他の組み立て手順、例えばレーザまたは電子ビーム溶接
によってコレクタ電極１７を金属密１ Ｈ，５＝
閉リング４２に接合するＪ：うな手順は本技術分野に専
門知識を有する者にとって明らかなことであろう。上述
した組み立て手順にお（プるＪ：うイア一連の半田付は
動作を行う場合に、半田層ＶＲＫａ ＩＱ：を順次減ら
すことは、２段階に限定するのが好ましいが、前の半田
接合部が再び溶解しないことを保証する。The lower terminals 38 of the power chip 16 are then soldered to the rectifier electrode 17 by means of a preformed solder layer, and at the same time the rector electrode 17 is soldered to the metal sealing ring 42 of the upper package part 12. Other assembly procedures for the package 10, such as joining the collector electrode 17 to the metal-tight closed ring 42 by laser or electron beam welding, will be obvious to those skilled in the art. Will. When performing a series of soldering operations in the assembly procedure described above, it is preferable to limit the successive reduction of the solder layer VRKa IQ to two steps, but the previous solder joint to ensure that it does not dissolve again.
電力チップ１０が組み立てられると、第４図の断面図に
示すようになる。この図は第１図の１４−４に沿って示
したものである。第４図かられかるように、下側パッケ
ージ部１４のコレクタ７’ｌｆ １４１７は上方を向い
た四部１７ｂ内に電力チップ１６を取り囲み、電力チッ
プ１６をパッケージ１０内に密封シールするように上側
パッケージ部１２の金属密閉リング４２に接合される。When the power chip 10 is assembled, it will appear as shown in the cross-sectional view of FIG. This view is taken along line 14-4 in FIG. As can be seen in FIG. 4, the collector 7'lf 1417 of the lower package portion 14 surrounds the power chip 16 in the upwardly facing four portions 17b and hermetically seals the power chip 16 within the package 10 in the upper package. It is joined to the metal sealing ring 42 of section 12.
密封式電力チップ用パッケージ１０内に組み立てられた
とき、電力チップ１６は、コレクタ電４４ｉ１７が電力
チップ１６から熱を取り除く放熱部ＩＮ （図示ｌ！ず
）に対して機械的に押し付けることが出来るので、オー
バーヒートや破壊の危険を伴うことなく電気的試験を行
なうことができる。電力チップ１６１６−
の第１のベース端子（図示せず）、第２のベース端子３
６ａ３よびエミッタ端子３４への電気的接続は、誘電体
プレート１８（第２図参照）の表面上の第１のベース・
リード導体２０′、第２のベース・リード導体２２′
およびエミッタ・リード導体２４′ を介してそれぞれ
行なわれる。密封式電力チップ用パッケージ１０は、完
成された密封式電力チップ用パッケージ組立体く図示せ
ず）の一部のみを椙成しているので、ビルディング・ブ
ロック形式として便利である。このため、パッケージ１
０は、このパッケージを完成された密封式電ノコチップ
用パッケージ組立体に組み込む前に電力チップ１６の試
験を行える経済的な手段を提供する。特に特徴とする点
は、パッケージ１０内に金属基板がないことである。When assembled in the sealed power chip package 10, the power chip 16 can be mechanically pressed against a heat sink IN (not shown) where the collector current 44i17 removes heat from the power chip 16. , electrical tests can be performed without the risk of overheating or destruction. A first base terminal (not shown) of the power chip 1616-, a second base terminal 3
6a3 and the emitter terminal 34 are made through the first base plate on the surface of the dielectric plate 18 (see FIG. 2).
Lead conductor 20', second base lead conductor 22'
and emitter lead conductor 24', respectively. The sealed power chip package 10 is useful in building block form because it forms only a portion of a completed sealed power chip package assembly (not shown). For this reason, package 1
0 provides an economical means to test the power chip 16 before incorporating the package into a completed sealed power saw chip package assembly. A particular feature is that there is no metal substrate inside the package 10.
密封式電力チップ用パッケージ１０を取り付ける放熱部
材（図示せず）とコレクタ電極１７との間に電気的絶縁
が必要な場合には、第５図に示すように別の誘電体プレ
ート４４を電力チップ用パッケージ１０のコレクタ電極
１７の下面に接合して設けることｈ＜できる。第５図の
密Ｊ′Ｊ式電力・ｆツブ用パッケージにおいては、誘電
体プレー１−７１４の熱膨張係数は電力チップ１６の熱
膨張係数は近いことが好；１、しく、かつ誘電体プレー
ト４４は電力ヂツゾ１６がシリコンである場合セラミッ
ク・ベリリアまたはアルミナで構成することが適切であ
る。誘電体プレート４４は、その下面に設（）た金属層
４０を介し−Ｃ金属放熱部材（図示せず）に接合するこ
とが便利であり、この金属層４６は誘電体プレート４４
に共融接合された銅またはその代りどして蒸着されｌこ
銅のような半田付は可能な層で・あることがりｆましい
。＝ｌレクタ電極１７は、共融接合処理により１！ｔ′
市体プレート４４に接合されること好ましいが、＝１１
ノクタ電極１７はその代りに誘電体プレー１〜４４の一
１面に設けられた蒸着された銅のよう（７半ＩＩ＋ （
−ｈ〕可能な金属層（図示せず）に早口１付りし“’Ｃ
４−１Ｊ、い。If electrical insulation is required between the collector electrode 17 and a heat dissipating member (not shown) to which the sealed power chip package 10 is attached, another dielectric plate 44 is attached to the power chip as shown in FIG. It can be bonded to the lower surface of the collector electrode 17 of the package 10. In the dense J'J type power/f-tube package shown in FIG. 44 is suitably constructed of ceramic beryllia or alumina when power source 16 is silicon. The dielectric plate 44 is conveniently bonded to a -C metal heat dissipation member (not shown) via a metal layer 40 provided on its lower surface, and this metal layer 46 is connected to the dielectric plate 44.
Preferably, the layer is solderable, such as copper eutectically bonded or alternatively evaporated copper. =l rectifier electrode 17 is 1! due to the eutectic bonding process. t'
Preferably, it is joined to the city plate 44, but =11
The nocturnal electrodes 17 are instead made of vapor-deposited copper provided on one side of the dielectric plates 1-44 (
-h] Possible metal layer (not shown) with ``'C''
4-1J, yes.
次に、第６図を参照覆ると、本発明の仙の実施例による
密封式電力ヂツブ用バツクージ００の下側から見上げた
図が示されでいる。バック−シロ０は、第１図の電力チ
ップ用パッケージ１０の１側パッケージ部１２おＪ：び
電力チップ１６とそれぞれ同一である＋側パッケージ部
１２′おにび電力チップ１６′ を有している。第６図
ａ３よび第１図間において同じ符号は同じ構成部品を示
している。Turning now to FIG. 6, there is shown a view looking up from below of the sealed power socket bag 00 according to the third embodiment of the present invention. The back side 0 has a positive side package part 12' and a power chip 16' which are respectively the same as the first side package part 12 and the power chip 16 of the power chip package 10 shown in FIG. There is. The same reference numerals indicate the same components between FIG. 6 a3 and FIG. 1.
密封式電力チップ用パッケージ６０は更に下側パッケー
ジ部６２ど、上側パッケージ部１２′おＪ：び下側パッ
ケージ部６２′ 間に設（プられたガスケット６４とを
有している。下側パッケージ部６２は］レクタ電極６６
を有し、この］レクタ電極には典型的には］レクタ・リ
ード導体６６ａが一体的に形成されＣいる。金属放熱部
材（図示せず）に対し−Ｃ］レクタ電極６６を電気的に
絶縁分離したい場合には、下側パッケージ部６２に更に
セラミック・ベリリアまたはアルミナのような誘電体プ
レート６８を設【ノ、この誘電体プレー１−６８の上面
に＝ルクタ電極６６を上述した共融接合処理ににり接合
部ることが好ましい。ガスケット６４は、上側バック゛
−ジ部１２′ の熱膨張係数の約±５０パーセント以内
の熱膨張係数を右づる金属であることが好ましい。例え
ば、電力チップ１６がシリコンである場合には、ガスケ
ツ１９−
］−６４は一例としてモリブデンまたはタングステンで
あることが適切である。The sealed power chip package 60 further includes a lower package portion 62, a gasket 64 disposed between the upper package portions 12' and the lower package portion 62'. The portion 62 is the rectifier electrode 66
, and a rector lead conductor 66a is typically integrally formed with this rectifier electrode. If it is desired to electrically isolate the collector electrode 66 from a metal heat dissipating member (not shown), a dielectric plate 68 such as ceramic beryllia or alumina may be further provided on the lower package portion 62. It is preferable that the lucta electrode 66 be bonded to the upper surface of the dielectric plate 1-68 by the above-described eutectic bonding process. Gasket 64 is preferably a metal having a coefficient of thermal expansion within about ±50 percent of the coefficient of thermal expansion of upper baggage portion 12'. For example, if the power chip 16 is silicon, the gasket 19-]-64 is suitably made of molybdenum or tungsten, by way of example.
電力チップ用パッケード６０の（Φ々の部分の相！ｉ間
の組立て状態は、第７図を参照１」ることにより良く理
解されることであろう、、この第７図は、第６図の線７
−７に沿って取られたバック−シロ０の断面図である。The assembled state between the phases of the power chip package 60 (Φ) will be better understood by referring to FIG. 7. This FIG. line 7
FIG. 7 is a cross-sectional view of the back-to-side 0 taken along -7;
図示のにうに、ガスケツ１−６４の下面は、上側パッケ
ージ部１２′の金属密閉リング４２′に接合され、ガス
ケツ１−６４の下面は下側パッケージ部６２の金属シー
１へ６６に接合され−Ｃいる。ガスケット６４は電力チ
ップ１６′を取り囲んでいる。下側パッケージ部６２の
誘電体プレー１〜６８は］レクタ電極６６よりも広く大
きいことが第７図から理解されるであろう。これは、典
型的には誘電体プレート６８を取り付ける金属基板（図
示１ず）と＝ルクタ電極６６との間の誘電体プレー１−
６８の表面のいわゆる「電気的沿面」距ｌｌ１ｌを艮く
ηるためである。As shown, the underside of the gasket 1-64 is joined to the metal sealing ring 42' of the upper package part 12', and the underside of the gasket 1-64 is joined 66 to the metal seal 1 of the lower packaging part 62- There is C. Gasket 64 surrounds power chip 16'. It will be appreciated from FIG. 7 that the dielectric plays 1-68 of the lower package portion 62 are wider and larger than the rectifier electrode 66. This typically occurs between the metal substrate (not shown) on which the dielectric plate 68 is attached and the dielectric plate 1-
This is to eliminate the so-called "electrical creepage" distance of the surface of 68.
電ツノチップ用パッケージ６０を１１”ｌ Ｊ、 ｘ″
１′Ｃる好適手順によると、電力チップ１６′ は最初
上側パッケージ部１２′ の内部の電極２０’ 、２２
’ おにび２４′ に予−２０−
め形成された半田層により半田イ」けされる。それから
、ガスケット６４が上側パッケージ部１２′の密閉リン
グ４２′ に予め形成され／ｊ半田層により半田例けさ
れ、同時に下側パックージ部６２が電力チップ１６′の
下側の端子３８′およびガスケット６４の下面にそれぞ
れ予め形成された半ＩＩＩ層により半田付けされる。本
技術分野に専門知識を有する者に明らかなように、上述
した半田（Ｊ番）動作の順序は、予め形成された半田層
を用いることにより２つに限定され、一度形成された半
田付は接合部をそこなうことがないように溶融温度を順
次下げる。Electric horn chip package 60 11"l J, x"
According to a preferred procedure, the power chip 16' is first connected to the electrodes 20', 22' inside the upper package portion 12'.
The solder layer 24' is soldered using a solder layer previously formed. Then, a gasket 64 is pre-formed on the sealing ring 42' of the upper package part 12' and soldered by a solder layer, while the lower package part 62 is attached to the lower terminal 38' of the power chip 16' and the gasket 64 is pre-formed on the sealing ring 42' of the upper package part 12'. are soldered to the lower surface of each by means of a preformed half-III layer. As will be apparent to those skilled in the art, the sequence of solder (J) operations described above is limited to two by using pre-formed solder layers, and once formed, the solder The melting temperature is gradually lowered without damaging the joint.
密封式電力チップ用パッケージ６０は機械的一体性が良
く、広い範囲で変化する高温および低温の間（例えば、
−４０℃および−１−１５０℃の間）の温ｉザイクルを
繰返し受ける電力チップ１６′ に用いるのに適してい
る。これはガスケツ１−６４が誘電体プレート１２′
とともに水平方向に膨張、収縮するからである。The hermetically sealed power chip package 60 has good mechanical integrity and can be used during widely varying high and low temperatures (e.g.
It is suitable for use in power chips 16' that are subjected to repeated temperature cycles (between -40 DEG C. and -1-150 DEG C.). This means that the gasket 1-64 is the dielectric plate 12'
This is because they expand and contract in the horizontal direction.
密封式電力チップ用パッケージ６０の別の実施例におい
ては、第８図に示すようなガスケット６４′が第６図に
示すガスケット６４の代りに用いられる。In another embodiment of the sealed power chip package 60, a gasket 64' as shown in FIG. 8 is used in place of the gasket 64 shown in FIG.
ガスケツ１〜６４′ は誘電体プレー１〜ＩＩＩ’ （
第７図）の熱膨張係数の約±５０パーセン１へ以内の熱
１ｋｉｊ張係数を有することが好ましい誘雷月別７０を
右する。１誘電材）！３１１０は、電力チップ１６′
が例えばシリコンである場合にはセラミック・ベリリア
ン）、ｌこはアルミナであることが適切である。半ＩＩ
＋ （−１１Ｊ可能な金属層７２および７４がガスケツ
１〜６４′ の下面ｉ１．ｊ Ｊ：び下面にそれぞれ接
合され、これらの金属層はバ融接合された銅であること
が好ましい、１
密封式電力チップ用パッケージ組立体（図示１↓ず）を
完成するには、上述した蜜月式？［１カチツプ用パツケ
ージを１つ以」ニ半田イ１りなどににり金属基板（図示
せず）に取り（＝、ｔ Ｉ）る。この、１：うな金属基
板は、その上に通常のパッケージずイ【わら信号チップ
・キャリヤ内の「信号」チップ１なわら電力用でないチ
ップを取付けて、ハイブリッド・パッケージを形成する
ことが出来るので便利である。Gaskets 1 to 64' are dielectric plates 1 to III' (
It is preferred that the lightning conductor 70 have a thermal expansion coefficient within about ±50 percent of the thermal expansion coefficient of Figure 7). 1 dielectric material)! 3110 is the power chip 16'
Suitably, if is for example silicon (ceramic beryllian), l is alumina. Half II
+ (-11J possible metal layers 72 and 74 are bonded to the lower surfaces i1.j and 74 of gaskets 1-64', respectively, these metal layers are preferably fused copper, 1 hermetic) To complete the package assembly for power chips (not shown in the figure), use the above-mentioned honeymoon type? (=, t I).This 1: metal substrate is mounted on top of a normal package (the "signal" chip 1 in the signal chip carrier and the non-power chip). This is convenient because it allows a hybrid package to be formed.
それから、経済的な蜜月式でないハウジングを金属基板
、密封式電力チップ用パッケージおＪ：び信号デツプ・
キャリヤを覆うように設りることができ、かつ外部電気
リード線を密封式電力チップ用パッケージまたは信号チ
ップ・キャリヤの電気リード導体に接続するために設け
ることができる。We then provide economical non-honey-moon housings with metal substrates, sealed power chip packages and signal depths.
It can be provided over the carrier and for connecting external electrical leads to the electrical lead conductors of the sealed power chip package or signal chip carrier.
以上、電力チップをＩ￥洛的に試験することができ、電
力チップから無用な熱を取り除く高能力を右Ｊるビルデ
ィング・ブロック形式の密封式電力チップ川パッケージ
について説明した。一つの実施例においては、密封式電
力チップ用パッケージと典型的にはこのパッケージを取
り伺Ｃプる金属放熱部材との間が誘電体にＪ：り分離さ
れる。The foregoing has described a sealed power chip package in the form of a building block, which allows power chips to be tested on an individual basis and has a high ability to remove unnecessary heat from the power chips. In one embodiment, there is a dielectric separation between the sealed power chip package and the metal heat dissipating member that typically surrounds the package.
本発明は特定の実施例について説明したが、多くの変更
および置換えを行なうことができることは本技術分野に
専門知識を有する者にとって明らかなことであろう。従
って、特許請求の範囲は本発明の真の精神および範囲内
に入るこのようなすべての変更および置換えを包含Ｊ−
ることを理解されたい。Although the invention has been described with respect to particular embodiments thereof, it will be apparent to those skilled in the art that many modifications and substitutions may be made. Accordingly, the claims are intended to embrace all such modifications and substitutions as fall within the true spirit and scope of the invention.
I want you to understand that.
第１図は、本発明による電力チップ用パッケー２３−
ジを下側から売上げた分解図であり、
第２図は、第１図の−１−側パッケージ部１２を拡大し
て示す上面図であり、
第３図は、第２図の４！！Ｉ＋ ３−３に沿つ−（取ら
れた第２図の導電性貫通孔２０の断面図であり、第４図
は、第１図の線４−／Ｉに沿つ−Ｃ取られた第１図の電
力チップ用パッケージの絹１″ｆてられた状態の断面図
であり、
第５図は、第１図の電力チップ川パッケージの別の実施
例を示す第４図に類似した断面図であり、第６図は、別
の実施例の電力チップ川パッケージを下から見−Ｌげた
分解図であり、
第７図は、第６図の線７−７に沿つ−４取られ！ご第６
図の電力チップ川パッケージの組立てられた状態の断面
図であり、
第８図は、第６図のガスケツｌ”（ｉ４の別の実施例を
示す斜視図である。
１０・・・密封式電力チップ川パッケージ、１２・・・
−に側パッケージ部、１４・・・下側パッケージ部、１
６・・・電力チップ、１８・・・誘電体ブ１ノーｈ、２
０・・・第１のベース−２／ｌ−
電極、２２・・・第２のベース電極、２４・・・エミッ
タ電極、２６・・・導電性貫通孔、６４・・・ガスケッ
ト。
特許出願人
ゼネラル・エレクＩ〜リック・カンパニイ代理人 ＜７
６３０＞ 生 沼 徳 二ｆ→７テｄヨFIG. 1 is an exploded view of the power chip package 23 according to the present invention viewed from below, and FIG. 2 is an enlarged top view of the -1- side package portion 12 of FIG. Yes, Figure 3 is 4 in Figure 2! ! 4 is a cross-sectional view of the conductive through hole 20 of FIG. 2 taken along line 4-/I of FIG. FIG. 5 is a sectional view similar to FIG. 4 showing another embodiment of the power chip package of FIG. 1; FIG. and FIG. 6 is an exploded view of another embodiment of the power chip package viewed from below, and FIG. 7 is an exploded view taken along line 7--7 of FIG. 6th
FIG. 8 is a perspective view showing another embodiment of the gasket l'' (i4) shown in FIG. 6. 10... Sealed power supply Chip river package, 12...
- side package part, 14...lower package part, 1
6... Power chip, 18... Dielectric block 1 no h, 2
0... First base-2/l- electrode, 22... Second base electrode, 24... Emitter electrode, 26... Conductive through hole, 64... Gasket. Patent Applicant General Electric I ~ Rick Company Agent <7
630> raw swamp virtue 2f → 7 tedyo
Claims (1)
た少なくとも第１の電極、前記プレートの上面に接合さ
れた第１の金属リード導体、前記第１の電５極および前
記第１の金属リード導体を電気的に相互接続する前記誘
電体プレー１〜中に形成された少なくとも一つの導電性
貫通孔、および前記プレートの下面に接合され、且つ前
記第１の電極を取り囲む金属密閉リングを有する上側パ
ッケージ部と、 ｂ）上面に配置され、且つ前記上側パッケージ部の前記
第１電極に接合された少なくとも第１の端子、および下
面に単一の端子を有する電力チップと、 Ｃ）前記電力チップの下面の前記単一の端子に接合され
、且つ前記電力チップを密封して取り囲むように前記上
側パッケージ部の前記金属密閉リングに接合されたシー
ト状の電力チップ用下部電極を有する下側パッケージ部
と、を含む密封式電力チップ用パッケージ。 ２、特許請求の範囲第１項記載の密封式電力チップ用パ
ッケージにおいて、前記第１の電極および第１の金属リ
ード導体が各々前記誘電体プレートに共融接合された銅
からなる密封式電力チップ用パッケージ。 ３、特許請求の範囲第２項記載の密封式電力チップ用パ
ッケージにおいて、前記上側パッケージ部の前記金属密
閉リングが前記誘電体プレートに共融接合された銅から
なる密封式電力チップ用パッケージ。 ４、特許請求の範囲第１項記載の密封式電力チップ用パ
ッケージにおいて、前記下側パッケージ部が、更に前記
電力チップ用下部電極の下面に接合された誘電体プレー
トと、該誘電体プレートの下面に接合された金属シート
とを含んでいる密封式電力チップ用パッケージ。 ５、ａ）誘電体プレート、該プレートの下面に接合され
た少なくとも第１の電極、！’Ｉ’ｌ ｎＮブレートの
上面に接合された第１の金属リード導体、前記第１の電
極および前記第１の金属リード導体を電気的に相互接続
する前記誘電体プレー１〜中に形成された少なくとも一
つの導電（ＩＩ Ｌ’Ｊ通召１、お３１、び前記プレー
トの下面に接合され、口つ前記第１の電極を取り囲む金
属密閉リングを右Ｊる＋側パック−２部と、 ｂ）上面に配置され、目つ前記＋側バック−９部の第１
の電極に接合された少なくと６第１の端子、および下面
に甲−の端子を右Ｊる雷カブツブと、 Ｃ）前記電力チップの下面の前記中−の端子に接合され
たシート状の電力チップ川下部電極を有する下側パッケ
ージ部と、 ｄ）前記電力チップを取り囲むＪ：うに配置市され、上
面が前記上側パッケージ部の前記金属密閉リングに接合
され、そして下面が前記下側パッケージ部の前記電力チ
ップ川下部雷（４に接合されて、前記電力チップを密ｊ
４りるガスケツｌ〜と、を含む密封式電力チップ用パッ
ケージ。 ６、特許請求の範囲第５項記載の密封式電力チップ用パ
ッケージにおいて、前記ガスケットの熱膨張係数が前記
上側パッケージ部の前記誘電体プレートの熱膨張係数の
約±５０パーセン１〜以内である密封式電力チップ用パ
ッケージ。 ７、特許請求の範囲第５項記載の密封式電力チップ用パ
ッケージにおいて、前記電力チップがシリコンで形成さ
れ、前記ガスケツ１〜がタングステンおよびモリブデン
からなるグループの一つで形成されている密封式電力チ
ップ用パッケージ。 ８、特許請求の範囲第５項記載の密封式電力チップ用パ
ッケージにおいて、前記ガスケットが、ガスケットの上
面および下面にそれぞれ共融接合された銅の」−側層お
よび下側層を有するセラミックで構成されている密封式
電力チップ用パッケージ。 ９、特許請求の範囲第５項記載の密封式電力チップ用パ
ッケージにおいて、前記第１の電極および前記第１の金
属リード導体が各々前記上側パラ３− ケージ部の前記誘電体プレー１−に共融接合された銅か
らなる密封式電カブーツブ用バック°−ジ、１１０、特
許請求の範囲第９１ｊ’Ｊ ｉ’ｉｌ：載の密１・１式
電力チップ用パッケージにおいて、前記上側バツクーー
ジ部の前記金属密閉リングが前記−に側パッケージ部の
前記誘電体プレートに共融接合された銅からなる密封式
電力チップ川パッケージ。 １１、特許請求の範囲第５項記載の蜜月式電力チップ用
パッケージにＪ３いて、前記下側バツクージ部が更に前
記型）］デツプ川下部雷捗の下面に接合された誘電体プ
レー１〜ど、該誘電体ブ１ノー！・の下面に接合された
金属シー１〜を含んでいる密」１式電力チップ用パッケ
ージ。[Claims] 1.a) A dielectric plate, at least a first electrode bonded to the bottom surface of the plate, a first metal lead conductor bonded to the top surface of the plate, and the first electrode 5 electrode. and at least one electrically conductive through hole formed in the dielectric plate 1 to electrically interconnect the first metal lead conductor, and at least one conductive through hole bonded to the lower surface of the plate and connecting the first electrode. an upper package part having a surrounding metal sealing ring; b) a power chip having at least a first terminal disposed on a top surface and bonded to the first electrode of the upper package part; and a single terminal on a bottom surface; C) a sheet-shaped lower electrode for the power chip joined to the single terminal on the lower surface of the power chip and joined to the metal sealing ring of the upper package part to sealingly surround the power chip; a lower package portion having a lower package portion; and a package for a sealed power chip. 2. The sealed power chip package according to claim 1, wherein the first electrode and the first metal lead conductor are each made of copper eutectic bonded to the dielectric plate. package for. 3. The sealed power chip package according to claim 2, wherein the metal sealing ring of the upper package portion is made of copper eutecticly bonded to the dielectric plate. 4. In the sealed power chip package according to claim 1, the lower package portion further includes a dielectric plate joined to the lower surface of the lower electrode for the power chip, and a lower surface of the dielectric plate. A sealed power chip package comprising: a metal sheet bonded to a metal sheet; 5.a) a dielectric plate, at least a first electrode bonded to the lower surface of the plate! a first metal lead conductor bonded to the top surface of the nN plate, formed in the dielectric plate 1 to electrically interconnect the first electrode and the first metal lead conductor; at least one electrically conductive (II L'J connection 1, 31 and 2 parts) connected to the lower surface of said plate and having a metal sealing ring surrounding said first electrode; ) located on the upper surface, the first part of the + side back -9 part
C) at least six first terminals bonded to the electrodes of the power chip; a lower package part having a lower chip downstream electrode; d) surrounding the power chip; The power chip is connected to downstream lightning (4), and the power chip is tightly connected to
A sealed power chip package including four gaskets. 6. The sealed power chip package according to claim 5, wherein the gasket has a thermal expansion coefficient within about ±50% of the thermal expansion coefficient of the dielectric plate of the upper package portion. Package for formula power chips. 7. The sealed power chip package according to claim 5, wherein the power chip is made of silicon, and the gaskets 1 to 1 are made of one of the group consisting of tungsten and molybdenum. Chip package. 8. The sealed power chip package according to claim 5, wherein the gasket is made of ceramic having side and bottom layers of copper eutectically bonded to the top and bottom surfaces of the gasket, respectively. A sealed power chip package. 9. In the hermetically sealed power chip package according to claim 5, the first electrode and the first metal lead conductor are each co-located with the dielectric plate 1 of the upper para-cage portion. In the package for a sealed type 1/1 power chip as described in claim 91, claim 91j'J'il: Sealed type power converter bag made of fusion bonded copper, the A sealed power chip river package, wherein a metal sealing ring is made of copper eutectically bonded to the dielectric plate of the negative side package part. 11. The honeymoon type power chip package according to claim 5 is provided with a dielectric plate 1 to 1 bonded to the lower surface of the lower backplate, wherein the lower backbone part is further of the above-mentioned type. The dielectric bu 1 no!・A package for a power chip of type 1 containing a metal sheet 1 bonded to the lower surface of the package.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52929583A | 1983-09-06 | 1983-09-06 | |
| US529295 | 1990-05-29 |
Publications (2)
| Publication Number | Publication Date |
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