JPS6093891A - Television character multiplex data slice circuit - Google Patents
Television character multiplex data slice circuitInfo
- Publication number
- JPS6093891A JPS6093891A JP20308783A JP20308783A JPS6093891A JP S6093891 A JPS6093891 A JP S6093891A JP 20308783 A JP20308783 A JP 20308783A JP 20308783 A JP20308783 A JP 20308783A JP S6093891 A JPS6093891 A JP S6093891A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock line
- data slice
- sample
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0355—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for discrimination of the binary level of the digital data, e.g. amplitude slicers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はテレビジョン文字多重放送のデータが重畳され
た映像信号からデータ部をスライスしてデータのパルス
信号を取導出すテレビジョン文字多重データ・スライス
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a television text multiplex data system that derives a data pulse signal by slicing the data part from a video signal on which television text multiplex data is superimposed. This relates to slice circuits.
文字多重放送のディジタル信号は、データパケット形式
でテレビジョン（ＴＶ）映像信号の垂直帰線消去期間に
重畳され、その信号波形はパルスによる２値ＮＲＺ（Ｎ
ｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）形式となってい
る。そして、この２値ＮＲＺのパルスを誤）率を低く押
えて、単なるハイ・四−のパルスに変換するために、映
像信号のスライス回路が必要であるが、スライスの基準
電位の決め方で、映像信号に重畳されたパルスを単なる
パルスに変換する回路の性能の大部分が決定されてしま
う。A teletext digital signal is superimposed on the vertical blanking period of a television (TV) video signal in the form of data packets, and its signal waveform is a binary NRZ (N
on Return to Zero) format. In order to keep the error rate low and convert this binary NRZ pulse into a simple high/4- pulse, a video signal slicing circuit is required. A large part of the performance of the circuit that converts the pulses superimposed on the signal into simple pulses is determined.
この基準電位を設定する場合、従来一般には、データ・
パケットのヘッダ一部にあるクロツクラインの部分を平
滑化してサンプル／ホールドするか、クロックラインの
パルスの高低の先頭値をサンプル／ホールドしてそのμ
の値を使用するという方法が採られている０
しかしながら、前者のサンプル／ホールドする方法にお
いては、クロックラインの時間が短かいために、サンプ
ル／ホールド回路の時定数とのかね合いで、スライスレ
ベルが低めになシがちのためパルスのデユーティ・エラ
ーが出やすいという欠点がアシ、また、後者のサンプル
／ホールドしてその径の値を使用する方法においては、
回路構成が複雑になシ、経済的でなく、かつ実現が容易
でないという欠点があった。Conventionally, when setting this reference potential, data
Either smooth the clock line part in the header of the packet and sample/hold it, or sample/hold the beginning value of the high/low pulse of the clock line and calculate its μ.
However, in the former sample/hold method, because the clock line time is short, the slice level has to be However, the latter method, which samples/holds and uses the diameter value, has the disadvantage that pulse duty errors tend to occur because the pulse diameter tends to be low.
The disadvantages are that the circuit configuration is complicated, it is not economical, and it is not easy to implement.
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な回路構成によってデータ・スライスの基準レベ
ルの確度を大幅に上げることができ、また、文字多重放
送のデータが弱電界になっても正確に受信でき範囲を大
幅に改善することができるテレビジョン文字多重データ
・スライス回路を提供することにある。In view of the above points, the present invention has been made to solve these problems and eliminate such drawbacks.The present invention aims to significantly increase the accuracy of the reference level of data slices with a simple circuit configuration. To provide a television teletext data slicing circuit capable of accurately receiving teletext data even in a weak electric field and greatly improving the range.
このよう々目的を達成するため、本発明は、テレビジョ
ン映像信号のクランプ回路と、文字多重信号のクロック
・ライン・フィルター回路と、このクロック・ライン・
フィルター回路の出力およびクランプ電位に上積みした
定電圧回路の出力をそれぞれ異なるタイミングパルスで
制御される第１および第２のアナログスイッチでサンプ
リングしホールドするサンプル／ホールド回路と、この
サンプル／ホールド回路の出力と上記テレビジョン映像
信号を入力とし２値ＮＲＺパルスを出力するデータスラ
イス回路とを備えるようにしたものである。In order to achieve these objects, the present invention provides a television video signal clamp circuit, a character multiplex signal clock line filter circuit, and a clock line filter circuit for the character multiplex signal.
A sample/hold circuit that samples and holds the output of the filter circuit and the output of the constant voltage circuit added to the clamp potential using first and second analog switches controlled by different timing pulses, and the output of this sample/hold circuit. and a data slice circuit which receives the television video signal as input and outputs a binary NRZ pulse.
以下、図面に基づき本発明の実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below based on the drawings.
第１図は本発明によるテレビジョン文字多重データ・ス
ライス回路の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a television character multiplex data slice circuit according to the present invention.
図において、ＩＮは文字多重のデータが重畳されたＴＶ
映像信号が印加される入力端子、ＯＵＴは２値ＮＲＺパ
ルスが得られる出力端子、ＣＴはクランプパルスＣＬＰ
が供給される制御端子である。ＡＭＰは入力端子ＩＮか
らのＴＶ映像信号を増幅する増幅器、ＣＬＣはこの増幅
器ＡＭＰの出力と第１の参照電圧源Ｖｒｅｆ＊からの参
照電圧を入力とするＴＶ映像信号のクランプ回路で、
このクランプ回路ＣＬＣの出力端は上記増幅器ＡＭＰの
他方の入力端に接続されると共に、コンデンサＣ２を介
して接地されている。In the figure, IN is a TV on which character multiplex data is superimposed.
Input terminal to which video signal is applied, OUT is output terminal from which binary NRZ pulse is obtained, CT is clamp pulse CLP
is the control terminal to which is supplied. AMP is an amplifier that amplifies the TV video signal from the input terminal IN, and CLC is a clamp circuit for the TV video signal that receives the output of this amplifier AMP and the reference voltage from the first reference voltage source Vref* as input.
The output terminal of this clamp circuit CLC is connected to the other input terminal of the amplifier AMP, and is also grounded via a capacitor C2.
Ｒは増幅器ＡＭＰの出力端に接続され文字多重信号が印
加される抵抗、Ｌはコイル、Ｃ１は他端を接地したコン
デンサで、これらは直列に接続され文字多重信号のクロ
ック・ライン・フィルター回路ＣＬＦを構成している。R is a resistor connected to the output terminal of the amplifier AMP and to which a character multiplex signal is applied, L is a coil, and C1 is a capacitor whose other end is grounded.These are connected in series to form a character multiplex signal clock line filter circuit CLF. It consists of
） ８Ｗｔは一端をクロック・ライン・フィルター回路
ＣＬＦの抵抗ＲとコイルＬとの接続点に接続した第１の
アナログスイッチ、Ｆ；Ｗ２は一端をり２ンプ電位に上
積みした定電圧回路を形成する第２の参照電圧源Ｖｒｅ
ｆ２の正極側に接続した第２のアナログスイッチで、こ
れら両アナログスイッチＳＷｔ 、 ＳＷｚの各他端は
共通に接続され、その共通接続点はコンデンサＣ３を介
して接地されておシ、これらはクロック・ライン・フィ
ルター回路ＣＬＦの出力およびクランプ電位に上積みし
た定電圧回路の出力をそれぞれ異なるタイミングパルス
で制御される第１および第２のアナログスイッチＳＷ１
． ＳＷ２でサンプリングしホールドするサンプル／ホ
ールド回路を構成している。) 8Wt is the first analog switch whose one end is connected to the connection point between the resistor R and the coil L of the clock line filter circuit CLF; F; W2 forms a constant voltage circuit whose one end is superimposed on the 2-amp potential. Second reference voltage source Vre
A second analog switch is connected to the positive side of f2, and the other ends of both analog switches SWt and SWz are connected in common, and the common connection point is grounded through a capacitor C3.・First and second analog switches SW1 each controlling the output of the line filter circuit CLF and the output of the constant voltage circuit added to the clamp potential with different timing pulses.
．． SW2 constitutes a sample/hold circuit that samples and holds.
ＢＵＦは緩衝増幅器、ＳＬＣは増幅器ＡＭＰの出力であ
るテレビジョン映像信号と、サンプル／ホールド回路の
出力を緩衝増幅器ＢＵＦを介して入力とし２値ＮＲＺパ
ルスを出力するデータスライス回路で、このデータスラ
イス回路ＳＬＣの出力端は出力端子０１１Ｔに接続され
ている。なお、第２の参照電圧源Ｖｒｅｆ１１の負極側
は第１の参照電圧源Ｖｒ＠ｆｌ の正極側に接続され、
第１の参照電圧源Ｖｒａｆｌ のクランプ電位に第２の
参照電圧源Ｖｒｅｆ！ を上積みした電位を得る定電圧
回路を構成している。BUF is a buffer amplifier, and SLC is a data slice circuit that receives the television video signal output from the amplifier AMP and the output of the sample/hold circuit through the buffer amplifier BUF, and outputs a binary NRZ pulse. The output terminal of the SLC is connected to the output terminal 011T. Note that the negative side of the second reference voltage source Vref11 is connected to the positive side of the first reference voltage source Vr@fl,
The clamp potential of the first reference voltage source Vrafl is applied to the second reference voltage source Vref! It constitutes a constant voltage circuit that obtains the potential obtained by adding up the .
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to FIG. 2.
この第２図は第１図の動作説明に供するタイムチャート
で、（ａ）はクランプ回路ＣＬＣにおけるクランプ電圧
（ＶｒｅＱを示したものであシ、伽）は制御端子ＣＴに
供給されるクランプパルス ＣＬＰ。This FIG. 2 is a time chart for explaining the operation of FIG. 1, and (a) shows the clamp voltage (VreQ) in the clamp circuit CLC, and the clamp pulse CLP supplied to the control terminal CT. .
（Ｃ）は第１のアナログスイッチｓｗ１を閉じるタイミ
ングパルス、（ｄ）は第２のアナログスイッチ荒２を閉
じるタイミングパルスを示したものである。そして、Ｃ
Ｂはクロマバーストを示し、 ＣＬはクロックライン部
、 ＤＴは文字多重データを示す。(C) shows a timing pulse that closes the first analog switch sw1, and (d) shows a timing pulse that closes the second analog switch sw1. And C
B indicates chroma burst, CL indicates clock line section, and DT indicates character multiplex data.
まず、入力端子ＩＮに印加された文字多重のデータが重
畳されたＴＶ映像信号は増幅器ＡＭＰで増幅された後、
クランプ回路ＣＬＣに入力し、上記ＴＶ映像信号のペデ
スタルレベルが第１の参照電圧源Ｖｒｅｆｌ の電位と
同一の直流レベルとなるようにクランプをかける。一方
、この第１の参照電圧源Ｖｒｅｆｌに第２の参照電圧源
Ｖｙｅ（２分上づみした電位を第２のアナログスイッチ
ＳＷ２を介しどてコンデンサＣ３のサンプル／ホールド
用容量にプリチャージする。First, the TV video signal applied to the input terminal IN, on which character multiplexed data is superimposed, is amplified by the amplifier AMP, and then
The signal is input to a clamp circuit CLC and clamped so that the pedestal level of the TV video signal becomes the same DC level as the potential of the first reference voltage source Vrefl. On the other hand, a second reference voltage source Vye (a potential 2 minutes higher than the first reference voltage source Vrefl) is precharged to the sample/hold capacitance of the capacitor C3 via the second analog switch SW2.
つぎに、第２図（＆）に示すクロックライン部ＣＬのパ
ルスの期間、抵抗Ｒ，コイルＬ、コンデンサＣ１で構成
されたクロック・ライン・フィルター回路ＣＬＦによる
クロックラインのパルスの平均値を第１のアナログスイ
ッチＳＷＩを介してコンデンサＣ３にサンプリングホー
ルドすることで、データスライスの基準電位を決める。Next, during the pulse period of the clock line part CL shown in FIG. The reference potential of the data slice is determined by sampling and holding in the capacitor C3 via the analog switch SWI.
そして、第２図（ｂ）に示すクランプ・パルスＣＬＰは
ＴＶ映像信号のペデスタル期間内にあり、第１のアナロ
グスイッチＥＷ１を閉じるタイミング（第２図（ｃ）紗
照）は水平同期信号の立下シ以降から始まシ、第２図（
ｂ）に示すクランプ・パルスＣＬＰの終りまでに終る時
間で設定する。また、第２のアナログスイッチ歴２を閉
じるタイミング（第２図（ａ）参照）は、文字多重の伝
送規格で決められているクロックライン部ＣＩ、（第２
図（、）参照）の時間内に設定される。The clamp pulse CLP shown in FIG. 2(b) is within the pedestal period of the TV video signal, and the timing at which the first analog switch EW1 is closed (FIG. 2(c)) is at the rising edge of the horizontal synchronizing signal. Starting from the bottom part, Figure 2 (
It is set at the time that ends before the end of the clamp pulse CLP shown in b). Furthermore, the timing at which the second analog switch history 2 is closed (see Fig. 2 (a)) is determined by the clock line section CI, (second
It is set within the time shown in the figure (,).
このように、データ・スライスの基準レベルのほぼ標準
となる電位を予めサンプル／ホールド回路の容量（Ｃ３
）にプリチャージする回路を付加して、データ・スライ
スの基準レベルの確度を大幅に上げることができ、また
、文字多重放送のデータを弱電界になっても正確に受信
することができる。In this way, the sample/hold circuit capacitor (C3
), the accuracy of the reference level for data slices can be greatly increased, and teletext data can be accurately received even in weak electric fields.
以上の説明から明らかなように、本発明によれば１．複
維な手段を用いることなく、クランプ電位に上積みした
定電圧回路とアナログスイッチを付加した簡単な回路構
成によって、データ・スライスの基準レベルの確度を大
幅に上げることができ、また、文字多重放送のデータを
どの程度まで弱電界になっても正確に受信できるかの性
能において、従来の方式に比して３〜６ ｄＢ改善する
ことができるので、実用上の効果は極めて大である０As is clear from the above description, according to the present invention, 1. Without using complicated means, the accuracy of the data slice reference level can be greatly increased by using a simple circuit configuration that includes a constant voltage circuit added to the clamp potential and an analog switch. In terms of the ability to accurately receive data even in weak electric fields, it is possible to improve the performance by 3 to 6 dB compared to the conventional method, so the practical effect is extremely large.
第１図は本発明によるテレビジョン文字多重データ・ス
ライス回路の一実施例を示す回路図、第２図は第１図の
動作説明に供するタイムチャートである。
ＣＬＣ−―・−クランプ回路、ＣＬＦ・・・・クロック
・ライン・フィルター回路、ＳＷＩ、ＳＷ２・・・・ア
ナログスイッチ、Ｃ１〜Ｃ３＠・・・コンデンサ、ＳＬ
Ｃ＠−・・データ・スライス回路、Ｖｒｅｔｔ、 Ｖｒ
ｅｆｚ・−・・参照電圧源。
代理人 大岩増雄FIG. 1 is a circuit diagram showing an embodiment of a television character multiplex data slice circuit according to the present invention, and FIG. 2 is a time chart for explaining the operation of FIG. CLC --- Clamp circuit, CLF --- Clock line filter circuit, SWI, SW2 --- Analog switch, C1-C3@ --- Capacitor, SL
C@--Data slice circuit, Vrett, Vr
efz --- Reference voltage source. Agent Masuo Oiwa
Claims (2)
重信号のクロック・ライン・フィルター回路と、このク
ロック・ライン・フィルター回路の出力およびクランプ
電位に上積みした定電圧回路の出力をそれぞれ異なるタ
イミングパルスで制御される第１および第２のアナログ
スイッチでサンプリングしホールドするサンプル／ホー
ルド回路と、このサンプル／ホールド回路の出力と前記
テレビジョン映像信号を入力とし２値ＮＲＺパルスを出
力するデータスライス回路とを備えたことを特徴とする
テレビジョン文字多重データ・スライス回路。(1) A two-amplifier circuit for television video signals, a clock line filter circuit for character multiplexed signals, the output of this clock line filter circuit, and the output of a constant voltage circuit added to the clamp potential with different timing pulses. a sample/hold circuit that performs sampling and holding using first and second analog switches controlled by the controller; and a data slice circuit that inputs the output of this sample/hold circuit and the television video signal and outputs a binary NRZ pulse. A television character multiplex data slice circuit characterized by comprising:
路は、前記文字多重信号が印加される抵抗とコイルおよ
びコンデンサの直列回路によって構成されることを特徴
とする特許請求の範囲第１項記載のテレビジョン文字多
重データ・スライス回路。(2) The television set according to claim 1, wherein the character multiplex signal clock line filter circuit is constituted by a series circuit of a resistor, a coil, and a capacitor to which the character multiplex signal is applied. John character multiple data slicing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20308783A JPS6093891A (en) | 1983-10-27 | 1983-10-27 | Television character multiplex data slice circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20308783A JPS6093891A (en) | 1983-10-27 | 1983-10-27 | Television character multiplex data slice circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093891A true JPS6093891A (en) | 1985-05-25 |
| JPH0241234B2 JPH0241234B2 (en) | 1990-09-17 |
Family
ID=16468146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20308783A Granted JPS6093891A (en) | 1983-10-27 | 1983-10-27 | Television character multiplex data slice circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093891A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517249A (en) * | 1992-03-11 | 1996-05-14 | Thomson Consumer Electronics, Inc. | Auxiliary video data slicer with adaptive slicing level capability |
| US6734918B2 (en) | 2001-04-03 | 2004-05-11 | Mitsubishi Denki Kabushiki Kaisha | Data slicer circuit |
-
1983
- 1983-10-27 JP JP20308783A patent/JPS6093891A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517249A (en) * | 1992-03-11 | 1996-05-14 | Thomson Consumer Electronics, Inc. | Auxiliary video data slicer with adaptive slicing level capability |
| US6734918B2 (en) | 2001-04-03 | 2004-05-11 | Mitsubishi Denki Kabushiki Kaisha | Data slicer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241234B2 (en) | 1990-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5202761A (en) | Audio synchronization apparatus | |
| US6040870A (en) | Method and apparatus for nesting secondary signals within a television signal | |
| US4517520A (en) | Circuit for converting a staircase waveform into a smoothed analog signal | |
| JPS6350274A (en) | Automatic gain controller | |
| US4333108A (en) | Apparatus and method for transmitting a pulse width modulated audio signal on a video signal | |
| US4128848A (en) | Automatic ghost-suppression system | |
| US6912009B2 (en) | Data slice circuit separating data added to a signal superposed on a video signal based on slice level | |
| EP0281175A1 (en) | Clamping circuit for a television transmission system | |
| JPS6093891A (en) | Television character multiplex data slice circuit | |
| US4600944A (en) | Low cost synchronizing signal separator | |
| JPS62501668A (en) | Image signal clamp circuit | |
| JPS6075112A (en) | Agc circuit | |
| JPS63176070A (en) | Video signal clamping device | |
| JPS5921564Y2 (en) | Selective automatic equalizer | |
| JP2546256B2 (en) | Analog digital conversion circuit | |
| JP2737346B2 (en) | Video signal time difference correction device | |
| JP2731885B2 (en) | Time correction method between video signal and audio signal | |
| JPS6272278A (en) | Synchronizing signal separating device | |
| KR940000539Y1 (en) | Color signal level correcting apparatus for vcr reproducing | |
| JPS60245383A (en) | Separating circuit of data signal | |
| KR970031972A (en) | Image equalization method and device | |
| JPS6145430B2 (en) | ||
| JPS6241504Y2 (en) | ||
| JPH0657052B2 (en) | Sync signal remover | |
| JPH0832894A (en) | Automatic gain controller |