JPS6093844A - Data transmission method - Google Patents
Data transmission methodInfo
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- JPS6093844A JPS6093844A JP20048283A JP20048283A JPS6093844A JP S6093844 A JPS6093844 A JP S6093844A JP 20048283 A JP20048283 A JP 20048283A JP 20048283 A JP20048283 A JP 20048283A JP S6093844 A JPS6093844 A JP S6093844A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理値１１１ ＩＩ ｌ″Ｏ１１のディジタ
ル信号とされたデータの伝送方法に関し、特に伝送すべ
き情報を含むポジティブデータど、それを論理的に反転
したディジタル信号に相当するネガティブデータとを所
定の順序で伝送して、受信データの信頼性を高めたデー
タ伝送方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a method of transmitting data as a digital signal with a logical value of 111 II l''O11, and in particular, to a method for transmitting data such as positive data containing information to be transmitted. The present invention relates to a data transmission method that improves the reliability of received data by transmitting negative data corresponding to an inverted digital signal in a predetermined order.
従来技術
情報を論理値１１１１１１１０”のディジタル信号の形
で伝送する方法は、一般に、パリティ・チェックやサイ
クリック・リダンダンシ・チ：［ツク（以下、ＣＲＣと
いう）のための冗長ビットを情報に付加して伝送し、受
信側においてパリティ・チェック方式やＣＲＣ方式によ
りデータの誤りチェックを行なって受信データの正否を
判定している。Conventional methods for transmitting information in the form of a digital signal with a logical value of 11111110" generally involve adding redundant bits to the information for parity check and cyclic redundancy check (hereinafter referred to as CRC). On the receiving side, the data is checked for errors using a parity check method or a CRC method to determine whether the received data is correct or not.
しかし、パリティ・チェック方式は偶数ビットの論理値
が同時に誤りであると、受信データを正しい旨判定して
しまうという欠点がある。また、ＣＲ’Ｃ方式は、伝送
すべき情報の発生回路自体が故障していても、受信デー
タを正しい旨判定する可能性がある。However, the parity check method has the drawback that if the logical values of even numbered bits are simultaneously erroneous, the received data is determined to be correct. Furthermore, in the CR'C method, even if the generation circuit itself of the information to be transmitted is out of order, there is a possibility that the received data will be determined to be correct.
また、伝送すべき情報を含むディジタル信号の形のポジ
ティブデータの他に、このポジティブデータを論理的に
反転した信号に相当するネガティブデータをも発生して
両データを伝送し、受信側においてポジティブデータと
ネガティブデータの対応するビットをチェックするとと
もに、パリティ・チェック方式又はＣＲＣ方式にＪ：り
誤りチェックをする方式もあるが、この従来の方式は、
ボジティブデータを基にしてネガティブデータを発生し
ているため、ポジティブデータの発生回路の故障により
ポジティブデータに誤りがあっても、ネガティブデータ
は誤ったポジティブデータの反転信号であり、従って受
信側においては受信データを正しい旨判定することがあ
るという欠点がある。すなわち、ポジティブデータの特
定のビットの論理値が゛１″であるべきところ、論理値
“Ｏ″であると、ネガティブデータの対応するビットの
論理値が“１′′になるため、受信側において、両デー
タを１ビツトずつ比較しても、前記ビットの論理値が一
致せず、受信データが正しいものと判定してしまう。In addition to positive data in the form of a digital signal containing the information to be transmitted, it also generates negative data corresponding to a signal that is logically inverted from this positive data, transmits both data, and converts the positive data to the receiving side. There is also a method that checks the corresponding bits of the negative data and performs an error check using a parity check method or a CRC method, but this conventional method
Since negative data is generated based on positive data, even if there is an error in the positive data due to a failure in the positive data generation circuit, the negative data is an inverted signal of the erroneous positive data, and therefore, on the receiving side, There is a drawback that the received data may be determined to be correct. In other words, when the logical value of a specific bit of positive data should be ``1'', if the logical value is ``O'', the logical value of the corresponding bit of negative data becomes ``1'', so the receiving side Even if both data are compared bit by bit, the logical values of the bits do not match, and the received data is determined to be correct.
発明の目的
本発明は、ポジティブデータおよびネガティブデータの
発生回路の故障を受信側においても検知できるようにし
て、受信データの信頼性を著しく高くすることができる
データ伝送方法を提供することを目的とする。OBJECTS OF THE INVENTION It is an object of the present invention to provide a data transmission method that allows failures in positive data and negative data generation circuits to be detected on the receiving side, thereby significantly increasing the reliability of received data. do.
発明の構成
上記目的は本発明によれば、ポジティブデータとネガテ
ィブデータとを別個の回路で発生し、発生したポジティ
ブデータとネガティブデータどを所定の順序で伝送する
ことにＪこり達成される。According to the present invention, the above object is achieved by generating positive data and negative data in separate circuits and transmitting the generated positive data and negative data in a predetermined order.
このようにすれば、ポジティブデータの発生回路の故障
により、特定のビットがたとえば論■」値１１１１１で
あるにもかかわらず、論理値ＩＩ ＯＩＩであると、ネ
ガティブデータの対応するピッ１〜の論理値が０″であ
るから、受信側で両データの対応するビットをチェック
したときに論理値が一致し受信データが誤りである旨判
定することができ、受信データの信頼性が著しく高＜＜
ｒる。In this way, if a specific bit has a logic value of II OII even though it has a logic value of 11111 due to a failure in the positive data generation circuit, the logic of the corresponding pins 1 to 1 of the negative data will change. Since the value is 0'', when the receiving side checks the corresponding bits of both data, the logical values match and it can be determined that the received data is incorrect, making the received data extremely reliable.
ru.
実施例
以下、図面に示すデータ伝送装置の実施例に阜いて本発
明を説明する。Embodiments Hereinafter, the present invention will be explained with reference to embodiments of a data transmission device shown in the drawings.
第１図において、（１）はポジティブデータを発生する
データ発生回路、（２）はネガティブデータを発生する
データ発生回路である。各データ発生回路（１，２）は
、ｎピッ（・の並列入力、直列出力のシフトレジスタで
あり、各ビットがデータ３−
設定回路（３）に接続され、制御信号発生回路（４）か
ら第２図（Ａ＞に示すラッヂバルス（Ａ）が入力するた
びにデータ設定回路（３）に設定されたデータをラッチ
し、続いて制御信号発生回路〈４）から第２図（Ｂ）に
示すシフトレジスタ（Ｂ）が入力することによりラッチ
したデータを同期して１ビツトずつ順次出力回路（５）
に出力する。In FIG. 1, (1) is a data generation circuit that generates positive data, and (2) is a data generation circuit that generates negative data. Each data generation circuit (1, 2) is a shift register with n-pin (parallel input and serial output), and each bit is connected to the data 3-setting circuit (3) and from the control signal generation circuit (4). Each time the latch pulse (A) shown in Fig. 2 (A>) is input, the data set in the data setting circuit (3) is latched, and then the data set in the data setting circuit (4) as shown in Fig. 2 (B) is latched. A circuit (5) that synchronizes and sequentially outputs data latched by the shift register (B) one bit at a time.
Output to.
データ設定回路（３）は、伝送すべき情報を設定する回
路であり、データ発生回路（１，２）の第１ビツトから
第ｎビットに個々に対応されたデータ設定ビット（３１
，３２，・・・３ｎ）を有している。各データ設定ビッ
ト（３１，３２，・・・３ｎ ）は、図示の例では第１
ビツト（３１）から第ｎ−１ビツトまでの固定情報用、
第ｎビット（３ｎ）が可変情報用であり、また第１ビツ
ト（３１）は伝送するデータがポジティブデータである
か、ネガティブデータであるかを意味する信号として用
いられる。なお、伝送すべきデータは誤り検出用データ
を含むが、図では省略している。また図示のように可変
情報４−
が少ない場合は、誤り検出用データの作成回路はアンド
回路やオア回路を用いた別個の回路で構成することもで
きる。The data setting circuit (3) is a circuit for setting information to be transmitted, and is a circuit that sets data setting bits (31
, 32,...3n). Each data setting bit (31, 32,...3n) is the first bit in the illustrated example.
For fixed information from bit (31) to n-1th bit,
The n-th bit (3n) is for variable information, and the first bit (31) is used as a signal indicating whether the data to be transmitted is positive data or negative data. Note that the data to be transmitted includes error detection data, but this is omitted in the diagram. Further, when the variable information 4- is small as shown in the figure, the error detection data creation circuit can be constructed from a separate circuit using an AND circuit or an OR circuit.
データ作成回路（３）の第１ビツト（３１）から第ｎ−
１ビツト（３ｎ−１）は、データ発生回路（１，２）の
うち、一方をアースに接続り−ることにより論理値“Ｉ
Ｑ １１、すなわち（−レベルにし、他方をアースに
接続しないことにより論理値パ１°′、すなわちＨレベ
ルにしている。第ｎピッ１−（３ｎ）は、共通接点がア
ースに接続された切換スイッチを用いており、切換端子
の一方をデータ設定回路（１）に、他方をデータ設定回
路（２）に各々接続し、アースに接続する切換端子を選
択することにより、データ設定回路（１，２）の各第ｎ
ビットの一方に論理値“１″を設定し、他方に論理値゛
ＯＩＩを設定するようになっている。以下の説明では、
データ発生回路（１）にラッチするポジティブデータは
ｒｌ、０．１・・・１．ＯＪ、データ発生回路（２）に
ラッチするネガティブデータはｒｏ、１．０・・・０，
１」であるものとＪ゛る。The first bit (31) to the n-th bit of the data creation circuit (3)
1 bit (3n-1) can be set to the logical value "I" by connecting one of the data generating circuits (1, 2) to ground.
Q11, that is, (- level), and by not connecting the other to the ground, the logic value P1°', that is, the H level is set. The data setting circuit (1, 2) each nth
One of the bits is set to a logical value "1", and the other bit is set to a logical value "OII". In the following explanation,
The positive data latched into the data generation circuit (1) are rl, 0.1...1. OJ, the negative data latched in the data generation circuit (2) is ro, 1.0...0,
1" is J.
データ発生回路（１，２）は、第１図（Ａ）に示すラッ
チパルス（Ａ）が入力するたびにデータ設定回路（３）
に設定されたデータをラッチし、第２図（Ｂ）に示すシ
フトパルス（Ｂ）が入力すると、ラッチしたデータを１
ビツトずつ同期して出力する、従って、データ発生回路
（１）からは第２図（Ｃ）に示すｒｌ、０．１・・・１
．０」のポジティブデータ（Ｃ）が繰返し出力され、デ
ータ発生回路（２）からは第２図（Ｄ）に示すｒＯ，１
゜０・・・０，１」のネガティブデータ（Ｄ）が繰返し
出力される。データ発生回路（１，２）から順次出力さ
れるデータ（Ｃ，Ｄ）は、データ発生回路（？、２）が
故障しＣいない限り、一方が論理値ＩＩ Ｉ Ｉ＋であ
れば、他方が論理値ＩＩ Ｏ１１である。The data generating circuits (1, 2) are connected to the data setting circuit (3) every time the latch pulse (A) shown in FIG. 1(A) is input.
When the data set to 1 is latched and the shift pulse (B) shown in Fig. 2 (B) is input, the latched data is
The data generation circuit (1) outputs rl, 0.1...1 as shown in FIG. 2(C) bit by bit in synchronization.
．． 0'' positive data (C) is repeatedly output, and the data generation circuit (2) outputs rO,1 as shown in FIG. 2 (D).
Negative data (D) of ゜0...0,1'' is repeatedly output. The data (C, D) sequentially output from the data generation circuit (1, 2) will have a logic value of II, I, I+, unless the data generation circuit (?, 2) has failed. The value is II O11.
出力回路（５）は、制御信号発生回路（４）から入力す
る第２図（Ｆ）のグー１−信号を基にして、データ発生
回路（１，２）から入力する第３図（Ｃ。The output circuit (5) is based on the Goo1- signal of FIG. 2(F) inputted from the control signal generation circuit (4), and the Goo1- signal of FIG. 3(C) inputted from the data generation circuit (1, 2).
Ｄ）に示すポジティブデータ（Ｃ）とネガティブデータ
（Ｄ）とを１組分ずつ交互に出力する回路であり、２人
力のアンド回路（ＡＮＤ）と、禁止回路（ＩＨ）と、オ
ア回路（ＯＲ）とで構成されている。アンド回路（ＡＮ
Ｄ）は、入力端子の一方にポジティブデータ（Ｃ）が入
力し、他方にゲート信号（Ｆ）が入力している。また、
禁止回路（ＩＨ）は、データ入力端子にネガティブデー
タ（Ｄ）が入力し、禁止端子にゲート信号（「）が入力
している。そして、オア回路（ＯＲ）は、アンド回路（
ＡＮＤ）と禁止回路（Ｉ ｌ−１＞の出力が各入力端子
に別個に入力している。このため、アンド回路（ＡＮＤ
）と禁止回路（Ｉ ｌ−１）は１組のデータ分の伝送時
間ずつ交互に解放され、その結果オア回路（ＯＲ）の出
力（Ｅ）は第２図に示ずようにポジティブデータ（Ｃ）
とネガティブデータ（Ｄ）とがデータ１組分ずつ交互に
なる。This circuit alternately outputs one set of positive data (C) and negative data (D) shown in D), and includes a two-person AND circuit (AND), an inhibition circuit (IH), and an OR circuit (OR circuit). ). AND circuit (AN
In D), positive data (C) is input to one input terminal, and gate signal (F) is input to the other input terminal. Also,
In the inhibition circuit (IH), negative data (D) is input to the data input terminal, and a gate signal ('') is input to the inhibition terminal.The OR circuit (OR) is connected to the AND circuit (
The outputs of the AND circuit (AND) and the inhibit circuit (I l-1> are input to each input terminal separately. Therefore, the AND circuit (AND
) and the inhibit circuit (I l-1) are released alternately for each set of data transmission time, and as a result, the output (E) of the OR circuit (OR) becomes the positive data (C )
and negative data (D) alternate for each set of data.
このようにして出力されたデータ（Ｅ）は、たとえば第
３図に示す受信装置に受信される。この受信装置は、デ
ータ（Ｅ）が入力するシフトレジスタ（６）と、このシ
フトレジスタ（６）にラッチしたデータ（Ｅ）を格納し
、その正否を判定する処理回路（７）とで構成されてい
る。シフトレ ７−
ジスタ（６）は、直列入力並列出力の回路構成になって
おり、処理回路（７）から入力するシフトパレス（Ｇ）
に同期して入力データ（Ｅ）を順次入力する。The data (E) output in this way is received by the receiving device shown in FIG. 3, for example. This receiving device is composed of a shift register (6) into which data (E) is input, and a processing circuit (7) that stores the latched data (E) in this shift register (6) and determines whether it is correct or not. ing. The shift register 7- register (6) has a serial input parallel output circuit configuration, and the shift register (G) input from the processing circuit (7)
The input data (E) are input sequentially in synchronization with the .
処理回路（７）は、シフ１〜レジスタ（６）に入ツノし
たデータを、第４図に示すようにたとえば８ビツトずつ
メモリ（図示せず）に順次格納し、パリティ・チェック
やＣＲＣ等により受信データの正否をデータ１組分ずつ
判定する。また、処理回路（７）は、連続して受信した
２組のデータ、すなわちポジティブデータとネガティブ
データとの論理値の不一致を対応するビットについてチ
ェックし、１組のビットでも論理値が一致していると、
両者を受信不良と判定する。そして、処理回路（１）は
、正しいデータを、ポジティブデータ、ネガティブデー
タ、ポジティブデータの順に、またはネガティブデータ
、ポジティブデータ、ネガティブデータの順に受信した
ことにより、最終的に受信データが正しい旨判定する。The processing circuit (7) sequentially stores the data that has entered the shift 1 to register (6) in a memory (not shown) in units of 8 bits as shown in FIG. 4, and performs parity check, CRC, etc. The correctness or inadequacy of the received data is determined for each set of data. Further, the processing circuit (7) checks whether the logical values of two consecutively received data sets, that is, the positive data and the negative data, match with respect to the corresponding bits, and if even one set of bits has the same logical value. When you are there,
Both are determined to be poor reception. Then, by receiving the correct data in the order of positive data, negative data, and positive data, or in the order of negative data, positive data, and negative data, the processing circuit (1) finally determines that the received data is correct. .
上述のように、ポジティブデータとネガティブ８−
データとを別個のデータ発生回路（１，２）で発生し、
１組分のデータずつ交互に出力Ｊると、一方のデータ発
生回路が故障すると、そのデータ発生回路からのデータ
の少な（とも１個のビットの論理値が他方のデータ発生
回路からデータの対応するビットの論理値と一致するた
め、受信側において両データの論理値を１ビツトずつ比
較することにより、データ発生回路の故障を知ることか
でき、受信データの信頼性を著しく高くすることかでき
る。As mentioned above, positive data and negative 8-data are generated by separate data generation circuits (1, 2),
If one set of data is output alternately, if one data generation circuit breaks down, the amount of data from that data generation circuit is small (in other words, the logical value of one bit may not correspond to the data from the other data generation circuit). By comparing the logical values of both data bit by bit on the receiving side, it is possible to detect a failure in the data generation circuit, and the reliability of the received data can be significantly increased. .
第５図に示すデータ伝送装置は、データセレクタ（１１
）と、その次段のシフトレジスタ〈１２）とで出力回路
（１０）を構成している。データ発生回路（１，２）は
、この例ではシフトレジスタである必要はない。データ
セレクタ（１１）は、制御信号発生回路（４）から入力
する選択信Ｍ（＋−１＞を基にして、データ発生回路（
１，２）のポジティブデータ（Ｃ）とネガティブデータ
（Ｄ）を選択してシフトレジスタ（１２）に出力する回
路であり、たとえばデータ発生回路（１）の各ビットに
明々に対応された２人力のアンド回路と、データ発生回
路（２）の各ビットに個々に対応された禁止回路とを用
い、データ発生回路（１）の各ビットの信号を対応する
アンド回路の一方の入力端子に供給し、データ発生回路
（２）の各ビットの信号を対応する禁止回路のデータ入
力端子に供給し、選択信号（Ｈ）を各アンド回路の伯方
の入力端子と各禁止回路の禁止端子とに供給するように
した回路を用いることができる。シフトレジスタ（１２
）は、並列入力直列出力の回路構成のものであり、制御
信号発生回路（４）からラッチパルス（Ｊ）が入力する
たびにデータセレクタ（１１）の出力をラッチし、制御
信号発生回路（４）からシフトパレス（Ｋ）が入力する
たびにラッチしているデータを１ビツトずつ順次出力す
る。The data transmission device shown in FIG.
) and the next stage shift register <12) constitute an output circuit (10). The data generation circuits (1, 2) do not need to be shift registers in this example. The data selector (11) selects the data generating circuit (
This is a circuit that selects the positive data (C) and negative data (D) of 1 and 2) and outputs it to the shift register (12). The signal of each bit of the data generation circuit (1) is supplied to one input terminal of the corresponding AND circuit by using an AND circuit and an inhibition circuit individually corresponding to each bit of the data generation circuit (2). , the signal of each bit of the data generation circuit (2) is supplied to the data input terminal of the corresponding prohibition circuit, and the selection signal (H) is supplied to the input terminal of each AND circuit and the prohibition terminal of each prohibition circuit. A circuit made like this can be used. Shift register (12
) has a circuit configuration of parallel input and serial output, which latches the output of the data selector (11) every time the latch pulse (J) is input from the control signal generation circuit (4). ), each time the shift pulse (K) is input, the latched data is sequentially output one bit at a time.
選択信号（＋−１＞は、１組分のデータの送出時間毎に
論理値“′１″とＯ″に変化する第２図（Ｆ）に示すゲ
ート信号と同じ信号を使用することも可能であり、この
ためデータセレクタ（１１）はデータ発生回路（１）の
ポジティブデータ（Ｃ）とデータ発生回路（２）のネガ
ティブデータ（Ｉ））どをデータ１組分ずつ交互に出力
する。ラッチパルス（Ｊ）は、第２図（Ａ）に示すラッ
チパルス（Ａ）に対しデータ発生回路（１，２）でデー
タをラッチするに要する時間だけ位相が遅れた第２図（
Ｊ）に示す信号であり、このため、シフｌ−レジスタ（
１２）はポジティブデータ（Ｃ）とネガティブデータ（
Ｄ）とをデータ１組分ずつ交互にラッチする。シフトパ
レス（Ｋ）は第２図（Ｂ）に示すシフトパルス（Ｂ）と
同じ信号である。For the selection signal (+-1>, it is also possible to use the same signal as the gate signal shown in FIG. 2 (F) that changes to the logical values "'1" and "O" every time one set of data is sent. Therefore, the data selector (11) alternately outputs the positive data (C) of the data generation circuit (1) and the negative data (I) of the data generation circuit (2) for one set of data.Latch The pulse (J) is delayed in phase by the time required for the data generation circuit (1, 2) to latch the data with respect to the latch pulse (A) shown in FIG. 2(A).
J), and therefore the shift l-register (
12) is positive data (C) and negative data (
D) are alternately latched one set of data at a time. The shift pulse (K) is the same signal as the shift pulse (B) shown in FIG. 2(B).
第５図のデータ伝送装置は、データセレクタ（１１）に
おいて選択信号（Ｈ）を基にポジティブデータ（Ｃ）と
ネガティブデータ（Ｄ）とを１組分のデータずつ交互に
選択し、選択されたデータをラッチパルス（Ｊ）を基に
シフトレジスタ（１２）にラッチし、かつ、シフトパル
ス（Ｋ）により１ビツトずつ順次出力する。従って、シ
フトレジスタ（１２）からは、第２図（Ｅ）に示すＪ：
うに、ポジティブデータ（Ｃ）とネガティブデータ（Ｄ
）とがデータ１組分ずつ交互に出力される。The data transmission device shown in FIG. 5 alternately selects positive data (C) and negative data (D) one set at a time based on a selection signal (H) in a data selector (11). Data is latched into a shift register (12) based on a latch pulse (J), and sequentially output bit by bit using a shift pulse (K). Therefore, from the shift register (12), J shown in FIG. 2(E):
Uni, positive data (C) and negative data (D
) are output alternately for each set of data.
１１−
第６図に示すデータ伝送装置は、並列入力直列出力の２
個のシフトレジスタ（１６，１７）を直列に接続して出
力回路（１５）を構成している。この例の場合も、デー
タ発生回路（１，２）はシフトレジスタである必要はな
い。シフトレジスタ（１６）の各ビットはデータ発生回
路（１）の各ビットに個々に接続され、シフトレジスタ
（１１）の各ビットはデータ発生回路（２）の各ビット
に個々に接続されている。このデータ伝送装置は、制御
信号発生回路（４）から入力するラッチパルス（シ）に
よりデータ発生回路（１，２）のポジティブデータ（Ｃ
）とネガティブデータ（Ｄ）とをシフトレジスタ（１６
，１７）に同時にラッチし、ラッチしたデータを制御信
号発生回路（４）から入力するシフトパルス（Ｍ）によ
り１ビツトずつ順次出力する。11- The data transmission device shown in Figure 6 has two parallel inputs and serial outputs.
An output circuit (15) is constructed by connecting shift registers (16, 17) in series. Also in this example, the data generation circuits (1, 2) do not need to be shift registers. Each bit of the shift register (16) is individually connected to each bit of the data generation circuit (1), and each bit of the shift register (11) is individually connected to each bit of the data generation circuit (2). This data transmission device generates positive data (C) from the data generation circuit (1, 2) using a latch pulse (S) input from the control signal generation circuit (4).
) and negative data (D) are transferred to the shift register (16
, 17) at the same time, and the latched data is sequentially output one bit at a time by a shift pulse (M) input from the control signal generating circuit (4).
従って、シフトレジスタ（１６）からは、第２図（Ｅ）
に示すように、ポジディプデータ（Ｃ）とネガティブデ
ータ（Ｄ）とがデータ１組分ずつ交互に出力される。ラ
ッチパルス（Ｌ）は第２図（１−〉に示す信号であり、
シフ１〜パルス（Ｍ）は１２−
第２図（Ｂ）に示すシフトパルスと同じ信号である。Therefore, from the shift register (16),
As shown in the figure, positive data (C) and negative data (D) are alternately output one set at a time. The latch pulse (L) is a signal shown in FIG. 2 (1->),
Shift 1-pulse (M) is the same signal as the shift pulse 12- shown in FIG. 2(B).
第７図のデータ伝送装置は、Ｑ出力がデータ発生回路（
１）の各ビットに個々に接続された複数の７リツプフロ
ツプ（ＦＦ１）と、σ出力がデータ発生回路（２）の各
ビットに個々に接続された複数の７リツプフロツプ（Ｆ
Ｆ２）とでデータ設定回路（２０）を構成し、可変デー
タを伝送するようになっている。このデータ伝送装置は
、各フリップフロップ（ＦＦ１．ＦＦ ２）をデータが
変化するたびに中央処理装置（２１）から出力されるク
リヤパルス（Ｎ）によりイニシャルリセットした後、中
央処理装［（２１）からのデータに応じて所定のフリッ
プ７０ツブ（ＦＦ１．ＦＦ ２）をセットすることを除
いて第１図のデータ伝送装置ど同様に構成されている。In the data transmission device shown in Fig. 7, the Q output is from the data generation circuit (
A plurality of 7 lip-flops (FF1) are connected individually to each bit of the data generation circuit (2), and a plurality of 7-lip flops (FF1) whose σ outputs are individually connected to each bit of the data generation circuit (2) are connected.
F2) constitutes a data setting circuit (20), which transmits variable data. This data transmission device initializes each flip-flop (FF1, FF2) by a clear pulse (N) outputted from the central processing unit (21) every time the data changes, and then The configuration is similar to that of the data transmission device shown in FIG. 1, except that the predetermined flip 70 tabs (FF1, FF2) are set according to the data.
従って、このデータ伝送装置も出力回路（５）からは、
第２図（「）に示ずように、ポジティブデータ（Ｃ）と
ネガティブデータ（Ｄ）とがデータ１組分ずつ交互に出
力される。Therefore, from the output circuit (5) of this data transmission device,
As shown in FIG. 2 ( ), positive data (C) and negative data (D) are alternately output one set at a time.
発明の効果
以上のように、本発明は、ポジティブデータとネガティ
ブデータとを別個のデータ発生回路で発、生して所定の
順序で伝送するから、一方のデータ発生回路が故障する
と、その回路から出力されるデータの論理値が他の正常
なデータ発生回路から出力されるデータの論理値と一致
し、従って受信側においてポジティブデータとネガティ
ブデータの対応するビットを比較することによりデータ
発生回路の故障を検知することができ、受信データの信
頼性を著しく高くすることができる。Effects of the Invention As described above, in the present invention, positive data and negative data are generated in separate data generation circuits and transmitted in a predetermined order. The logical value of the output data matches the logical value of the data output from other normal data generating circuits, and therefore the receiving side can detect a failure of the data generating circuit by comparing the corresponding bits of positive data and negative data. can be detected, and the reliability of received data can be significantly increased.
第１図は本発明方法の実施に用いるデータ装置の一実施
例を示す電気回路のブロック図、第２図は電気信号の説
明図、
第３図はデータ受信装置の一実施例を示す電気回路のブ
ロック図、
４図は受信データの説明図、
第５図、第６図及び第７図はデータ伝送装置の他の実施
例を各々示す電気回路のブロック図である。
＜ １．２） ：データ発生回路、
（３，２０） ：データ設定回路、
（４）二制御信号発生回路、
＜ ５．１０．１５） ：出力回路、
（２１） ：中央処理装置。
特許出願人 日本信号株式会社FIG. 1 is a block diagram of an electric circuit showing an embodiment of a data device used to carry out the method of the present invention, FIG. 2 is an explanatory diagram of electrical signals, and FIG. 3 is an electric circuit showing an embodiment of a data receiving device. FIG. 4 is an explanatory diagram of received data, and FIGS. 5, 6, and 7 are block diagrams of electric circuits showing other embodiments of the data transmission device. <1.2): Data generation circuit, (3,20): Data setting circuit, (4) Two control signal generation circuits, <5.10.15): Output circuit, (21): Central processing unit. Patent applicant Nippon Signal Co., Ltd.
Claims (1)
号の形のポジティブデータと、このポジティブデータの
反転信号に相当するネガティブデータとを別個の回路で
個々に発生し、発生したポジティブデータとネガティブ
データとを所定の順序で伝送することを特徴とするデー
タ伝送方法。1) Positive data in the form of digital signals with logical values 111 II 110 II and negative data corresponding to the inverted signal of this positive data are individually generated in separate circuits, and the generated positive data and negative data are specified. A data transmission method characterized by transmitting data in the following order.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20048283A JPS6093844A (en) | 1983-10-26 | 1983-10-26 | Data transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20048283A JPS6093844A (en) | 1983-10-26 | 1983-10-26 | Data transmission method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6093844A true JPS6093844A (en) | 1985-05-25 |
Family
ID=16425045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20048283A Pending JPS6093844A (en) | 1983-10-26 | 1983-10-26 | Data transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093844A (en) |
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