JPS6093531A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS6093531A JPS6093531A JP58201371A JP20137183A JPS6093531A JP S6093531 A JPS6093531 A JP S6093531A JP 58201371 A JP58201371 A JP 58201371A JP 20137183 A JP20137183 A JP 20137183A JP S6093531 A JPS6093531 A JP S6093531A
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- Japan
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- circuit
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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- Nonlinear Science (AREA)
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- Control Of Voltage And Current In General (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、アナログ/ディジタル変換並びにディジタル
/アナログ変換集積回路に用いられる基準電圧発生回路
に関する。
/アナログ変換集積回路に用いられる基準電圧発生回路
に関する。
従来、この種の集積回路化された基準電圧発生回路にお
いては、出力電圧を決める抵抗、及び出力電圧の温度特
性を決める抵抗を、高電圧パルスによるポリシリコンヒ
ユーズの溶断、またはレーザ光線による金属配線の切断
等で最適値となるように調整してきた。
いては、出力電圧を決める抵抗、及び出力電圧の温度特
性を決める抵抗を、高電圧パルスによるポリシリコンヒ
ユーズの溶断、またはレーザ光線による金属配線の切断
等で最適値となるように調整してきた。
第1図は従来の基準電圧発生回路の一例を示す回路図で
、PNP型バイポーラトランジスタを用いた一般的なバ
ンドギャップ基準電圧発生回路を辰わしている。ペース
が共通接続されコレクタが共に負電源線v2に接続され
たトランジスタQl。
、PNP型バイポーラトランジスタを用いた一般的なバ
ンドギャップ基準電圧発生回路を辰わしている。ペース
が共通接続されコレクタが共に負電源線v2に接続され
たトランジスタQl。
Q2を備え、トランジスタQ1のエミッタは抵抗にそれ
ぞれ接続され、更にトランジスタQ1のエミッタは演算
増幅器A1の反転入力端子に接続され、抵抗R2と抵抗
几3の共通接続点は演算増幅器A1の正転入力端子に接
続され、演算増幅器A1の出力はパッドPIOに接続さ
れると共に、抵抗比5.几4を介して正電源線v1に接
続され、抵抗R4と抵抗比5の共通接続点はトランジス
タQi+Q2のベースに接続されて構成される。そして
、抵抗R3の一部は3個の微少抵抗に分割されそれぞれ
並列にポリシリコンフユーズFl、F2.F3が設けら
れ、更にそれぞれの両端はパッドP1゜P 21 P
a r P 4に接続される。同様にして抵抗R4の一
部は4個の微少抵抗に分割され、ポリシリコンフユーズ
F4.F5 、F6’、F7と、パッドP5 、P6
、P7 、P8 、P9が設けられている。
ぞれ接続され、更にトランジスタQ1のエミッタは演算
増幅器A1の反転入力端子に接続され、抵抗R2と抵抗
几3の共通接続点は演算増幅器A1の正転入力端子に接
続され、演算増幅器A1の出力はパッドPIOに接続さ
れると共に、抵抗比5.几4を介して正電源線v1に接
続され、抵抗R4と抵抗比5の共通接続点はトランジス
タQi+Q2のベースに接続されて構成される。そして
、抵抗R3の一部は3個の微少抵抗に分割されそれぞれ
並列にポリシリコンフユーズFl、F2.F3が設けら
れ、更にそれぞれの両端はパッドP1゜P 21 P
a r P 4に接続される。同様にして抵抗R4の一
部は4個の微少抵抗に分割され、ポリシリコンフユーズ
F4.F5 、F6’、F7と、パッドP5 、P6
、P7 、P8 、P9が設けられている。
この回路において、パッドP1oと正の電源線V1との
間に発生する出力電圧Vout は、VBEI : ト
ランジスタQlのベース・エミッタ間電圧 n ニド2ンジスタQ1とQ2のエミツタ面積比 となる。従って抵抗R4の値により出力電圧を、また抵
抗R3の値により出力電圧の温度特性をそれぞれ調整で
きる。
間に発生する出力電圧Vout は、VBEI : ト
ランジスタQlのベース・エミッタ間電圧 n ニド2ンジスタQ1とQ2のエミツタ面積比 となる。従って抵抗R4の値により出力電圧を、また抵
抗R3の値により出力電圧の温度特性をそれぞれ調整で
きる。
集積回路中で得られる抵抗の精度及び比精度には一般に
数チの誤差があり、最終工程において抵抗R3及び抵抗
1’l、4の微調整を行う。例えば、パッドP1とパッ
ドP2の間に高電圧パルスを印加し、ポリシリコンヒユ
ーズF1を溶断させ、抵抗RaO値を増加させ、更にパ
ッドP2とパッドP3の間に高電圧パルスを印加すると
一層抵抗R3が増加する。抵抗R4についても同様に増
加させることができる。
数チの誤差があり、最終工程において抵抗R3及び抵抗
1’l、4の微調整を行う。例えば、パッドP1とパッ
ドP2の間に高電圧パルスを印加し、ポリシリコンヒユ
ーズF1を溶断させ、抵抗RaO値を増加させ、更にパ
ッドP2とパッドP3の間に高電圧パルスを印加すると
一層抵抗R3が増加する。抵抗R4についても同様に増
加させることができる。
しかしながら、このような高電圧パルスによるポリシリ
コンヒユーズの溶断は、■集積回路上に被溶断物質を飛
散させる、■局部的な熱ストレスが加わる、■溶断が不
完全な場合、経時変化で再接続されることがある、■ヒ
ーーズ周辺回路が高電圧により破壊されるという理由で
、集積回路の最終歩留シ及び信頼性を著しく低下させる
という欠点があった。これは、ポリシリコンヒユーズの
替わシに金属配線を用いた場合、また高電圧パルスの替
わシにレーザ光線を用いた場合共にほぼ同様の欠点があ
る。
コンヒユーズの溶断は、■集積回路上に被溶断物質を飛
散させる、■局部的な熱ストレスが加わる、■溶断が不
完全な場合、経時変化で再接続されることがある、■ヒ
ーーズ周辺回路が高電圧により破壊されるという理由で
、集積回路の最終歩留シ及び信頼性を著しく低下させる
という欠点があった。これは、ポリシリコンヒユーズの
替わシに金属配線を用いた場合、また高電圧パルスの替
わシにレーザ光線を用いた場合共にほぼ同様の欠点があ
る。
本発明の目的は、上記欠点を除去することによシ、歩留
り及び信頼性が良好な基準電圧発生回路を提供すること
にある。
り及び信頼性が良好な基準電圧発生回路を提供すること
にある。
本発明の基準電圧発生回路は、出力電圧及びその温度特
性を支配する回路素子の特性値を調整する調整回路を有
する基準電圧発生回路において、前記調整(ロ)路が、
前記回路素子の分割された少くとも一つの微小回路素子
に並列に接続されたトランジスタスイッチと該トランジ
スタスイッチの開閉を制御する電気的書替え可能なプロ
グラマブル読出し専用メモリトランジスタとを含むこと
からなることによシ構成される。
性を支配する回路素子の特性値を調整する調整回路を有
する基準電圧発生回路において、前記調整(ロ)路が、
前記回路素子の分割された少くとも一つの微小回路素子
に並列に接続されたトランジスタスイッチと該トランジ
スタスイッチの開閉を制御する電気的書替え可能なプロ
グラマブル読出し専用メモリトランジスタとを含むこと
からなることによシ構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第2図は本発明の一実施例を示す回路図である。
本実施例は、出力電圧及びその温度特性を支配する回路
素子としての抵抗R14,R13の特性値を調整する調
整回路を有する基準電圧発生回路において、前記調整回
路が、抵抗比13.R14の分割された微少抵抗813
−1〜813−3 Ji4−1−814−4に並列に接
続されたトランジスタスイッチを構成するPチャネル型
のMOS)ランジスタMSl〜MS7とこのトランジス
タスイッチの開閉を制御する電気的書替え可能なプログ
ラマブル読出し専用メモリトランジスタ(以下、PR,
OM)ランジスタという。)としての紫外線消去可能な
ヘチャネル型のFROM)ランジスタMEI〜MB7と
を含むどとから構成される。
素子としての抵抗R14,R13の特性値を調整する調
整回路を有する基準電圧発生回路において、前記調整回
路が、抵抗比13.R14の分割された微少抵抗813
−1〜813−3 Ji4−1−814−4に並列に接
続されたトランジスタスイッチを構成するPチャネル型
のMOS)ランジスタMSl〜MS7とこのトランジス
タスイッチの開閉を制御する電気的書替え可能なプログ
ラマブル読出し専用メモリトランジスタ(以下、PR,
OM)ランジスタという。)としての紫外線消去可能な
ヘチャネル型のFROM)ランジスタMEI〜MB7と
を含むどとから構成される。
なお、Qll 1Q12はPNP型バイポーラトランジ
スタ、R11、R112、几15は抵抗、Allは演算
増幅器、PI3はパッド、vllは正電源線、V12は
負電源線で第1図と同様に接続されている。
スタ、R11、R112、几15は抵抗、Allは演算
増幅器、PI3はパッド、vllは正電源線、V12は
負電源線で第1図と同様に接続されている。
又、各トランジスタスイッチMSI〜MS7のれ、FR
OMトランジスタMEI〜ME7のドレインはそれぞれ
抵抗比El−几E7を介して正電源線Vllに、それら
のソースは負電源線V12に共通接続される。
OMトランジスタMEI〜ME7のドレインはそれぞれ
抵抗比El−几E7を介して正電源線Vllに、それら
のソースは負電源線V12に共通接続される。
本実施例の回路方式は第一図の回路と同じで。
パッドP18と正の電源線VllO間に生じる電圧V。
utは、
VBEll : )ランジスタQllのベース・エミッ
タ間電圧 n :トランジスタQ11とQ12O エミッタ面積比 となり、抵抗R14によシ出力電圧を調整でき、抵抗R
13により出力電圧の温度特性を調整できる。
タ間電圧 n :トランジスタQ11とQ12O エミッタ面積比 となり、抵抗R14によシ出力電圧を調整でき、抵抗R
13により出力電圧の温度特性を調整できる。
FROM)ランジスタMEI〜ME7は書込まれていな
い状態ではスレッショルド電圧が1v程度であ凱ゲート
端子が正電源線Vllに接続されていると電流が流れ、
書込まれた状態ではスレッショルド電圧が正電源線v1
1の電位を越え、電流が流れなくなる。書込みはFRO
M)ランジスタMEI〜ME7のドレイン端子すなわち
、パッドpH〜P17に高電圧を印加することによシ行
える。
い状態ではスレッショルド電圧が1v程度であ凱ゲート
端子が正電源線Vllに接続されていると電流が流れ、
書込まれた状態ではスレッショルド電圧が正電源線v1
1の電位を越え、電流が流れなくなる。書込みはFRO
M)ランジスタMEI〜ME7のドレイン端子すなわち
、パッドpH〜P17に高電圧を印加することによシ行
える。
第2図において、PR,OMトランジスタME1〜MB
7が書込まれていない状態では電流が流れてそれらのド
レイン電圧は負電源線V12の電位にほぼ等しく、MO
8)ランジスタMSI〜MS7はオン状態にあシ、抵抗
Rt3及び抵抗几14はとなるので、MO,S)ランジ
スタMSIがオンとなり、微小抵抗几13−1分だけ抵
抗Rt3のIFDがMOSトランジスタMS2がオフと
なシ、抵抗R3の値を最適値に調整できる。又、抵抗R
14についても同様に調整できる。
7が書込まれていない状態では電流が流れてそれらのド
レイン電圧は負電源線V12の電位にほぼ等しく、MO
8)ランジスタMSI〜MS7はオン状態にあシ、抵抗
Rt3及び抵抗几14はとなるので、MO,S)ランジ
スタMSIがオンとなり、微小抵抗几13−1分だけ抵
抗Rt3のIFDがMOSトランジスタMS2がオフと
なシ、抵抗R3の値を最適値に調整できる。又、抵抗R
14についても同様に調整できる。
第3図及び第4図は本実施例の測定結果を示すMEI、
MB2の書込みによって制御される様子を示している。
MB2の書込みによって制御される様子を示している。
第3図において、横軸は測定温度(C)、縦軸は出力電
圧V。ut(V )を表わし、直線aはFROMトラン
ジスタME4〜ME7に書込みを行わない場合で抵抗R
14は最小値従って出力電圧V。utは最高値となって
いる。直線すはFROM)ランジスタME4を、直m1
1cはPRO拘トランジスタME4とMB2を、@線d
はFROMトランジスpME4.MB2 、MB2を、
直+1ijeはFROMトランジスタME4 、MB2
、MB2 、MB2をそれぞれ書込んだ場合を示゛シ
、順に出力電圧V。utは低くなっ”Cおシ最適の値に
調整できることが分る。
圧V。ut(V )を表わし、直線aはFROMトラン
ジスタME4〜ME7に書込みを行わない場合で抵抗R
14は最小値従って出力電圧V。utは最高値となって
いる。直線すはFROM)ランジスタME4を、直m1
1cはPRO拘トランジスタME4とMB2を、@線d
はFROMトランジスpME4.MB2 、MB2を、
直+1ijeはFROMトランジスタME4 、MB2
、MB2 、MB2をそれぞれ書込んだ場合を示゛シ
、順に出力電圧V。utは低くなっ”Cおシ最適の値に
調整できることが分る。
第4図において、横軸は温度(℃)、縦軸は温度による
出力電圧変動(mV)を表わしている。
出力電圧変動(mV)を表わしている。
直線a′はFROMトランジスタME1〜ME3に書込
みを行なわない場合で、 +2001)l)m/℃の温
度係数を示す。直線b′はFROM)ランジスタMHI
を書込んだ場合で、+33 ppm7℃の小さい温度係
数を示す。直線CはP)ROM)ランジスタMEt 、
MB2を書込んだ場合で、−250ppmMEIのみの
書込みを行うことによシ、最適の温度特性を得ることが
できる。なお第3図のデータはこのように最適の温度特
性に調整したものについて得られたものである。
みを行なわない場合で、 +2001)l)m/℃の温
度係数を示す。直線b′はFROM)ランジスタMHI
を書込んだ場合で、+33 ppm7℃の小さい温度係
数を示す。直線CはP)ROM)ランジスタMEt 、
MB2を書込んだ場合で、−250ppmMEIのみの
書込みを行うことによシ、最適の温度特性を得ることが
できる。なお第3図のデータはこのように最適の温度特
性に調整したものについて得られたものである。
以上説明したように、本実施例においては、調整はFR
OM)ランジスタへの書込み電圧として比較的低い値の
電圧(5V〜10v)の印加と素子を損傷する程度以下
の紫外線の照射により行われるので、原理的に溶断等の
機械的変化、熱ストレスを伴わず、素子の特性劣化やチ
ップを破壊することはない。
OM)ランジスタへの書込み電圧として比較的低い値の
電圧(5V〜10v)の印加と素子を損傷する程度以下
の紫外線の照射により行われるので、原理的に溶断等の
機械的変化、熱ストレスを伴わず、素子の特性劣化やチ
ップを破壊することはない。
なお、実施例としては、FROM)ランジスタとして紫
外線消去可能なFROM)ランジスタを用いたが、これ
は他の適切な電気的書替え可能なFROM)ランジスタ
を用いても同様に本発明が適用されることは言うまでも
ない。
外線消去可能なFROM)ランジスタを用いたが、これ
は他の適切な電気的書替え可能なFROM)ランジスタ
を用いても同様に本発明が適用されることは言うまでも
ない。
以上、詳細に説明したとおり、本発明の基準電圧発生回
路は、回路素子の調整回路として、トランジスタスイッ
チとその開閉を制御する電気的書替え可能なプログラマ
ブル読出し専用メモリトランジスタを含んでいるので、
従来のように機械的変化や熱ストレスを伴わずに調整で
きるので、歩留り及び信頼性の高い基準電圧発生回路が
得られるという効果を有している。
路は、回路素子の調整回路として、トランジスタスイッ
チとその開閉を制御する電気的書替え可能なプログラマ
ブル読出し専用メモリトランジスタを含んでいるので、
従来のように機械的変化や熱ストレスを伴わずに調整で
きるので、歩留り及び信頼性の高い基準電圧発生回路が
得られるという効果を有している。
第1図は従来の基準電圧発生回路の一例を示す回路図、
第2図は本発明の一実施例を示す回路図、第3図、第4
図は第2図の実施例の測定結果を示す特性図である。 AI、All・・・・・・演算増幅器、Fl〜F7・・
・・・・ポリシリコンヒユーズ、P1〜P18・・・・
・・パッド、Q 1+ Q 21 Q i 1+ Q
12・・・・・・PNP型バイポーラトランジスタ、R
1〜几5・・・・・・抵抗、vl・・・・・・正電源線
、v2・・・・・・負電源線、MEI〜ME7・・・・
・・紫外線消去可能なプログラマブル読出し専用メモリ
トランジスタ、MS1〜MS7・・・・・・Pチャネル
型MO8)ランジスタ、R11〜R15,RE1〜RE
7・・・・・・抵抗、R13−1〜几13−3 。 R14−1〜R14−4・・・・・・微小抵抗、vll
・・・・・・正電源線、vl2・・・・・・負電源線。 餡 zEJ
第2図は本発明の一実施例を示す回路図、第3図、第4
図は第2図の実施例の測定結果を示す特性図である。 AI、All・・・・・・演算増幅器、Fl〜F7・・
・・・・ポリシリコンヒユーズ、P1〜P18・・・・
・・パッド、Q 1+ Q 21 Q i 1+ Q
12・・・・・・PNP型バイポーラトランジスタ、R
1〜几5・・・・・・抵抗、vl・・・・・・正電源線
、v2・・・・・・負電源線、MEI〜ME7・・・・
・・紫外線消去可能なプログラマブル読出し専用メモリ
トランジスタ、MS1〜MS7・・・・・・Pチャネル
型MO8)ランジスタ、R11〜R15,RE1〜RE
7・・・・・・抵抗、R13−1〜几13−3 。 R14−1〜R14−4・・・・・・微小抵抗、vll
・・・・・・正電源線、vl2・・・・・・負電源線。 餡 zEJ
Claims (1)
- 出力電圧及びその温度特性を支配する回路素子の特性値
を調整する調整回路を有する基準電圧発生回路において
、前記調整回路が、前記回路素子の分割された少くとも
一つの微小回路素子に並列に接続されたトランジスタス
イッチと該トランジスタスイッチの開閉を制御する電気
的書替え可能なプログラマブル読出し専用メモリトラン
ジスタとを含むことからなることを特徴とする基準電圧
発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58201371A JPS6093531A (ja) | 1983-10-27 | 1983-10-27 | 基準電圧発生回路 |
US06/665,447 US4673866A (en) | 1983-10-27 | 1984-10-26 | Constant voltage generator using memory transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58201371A JPS6093531A (ja) | 1983-10-27 | 1983-10-27 | 基準電圧発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6093531A true JPS6093531A (ja) | 1985-05-25 |
Family
ID=16439953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58201371A Pending JPS6093531A (ja) | 1983-10-27 | 1983-10-27 | 基準電圧発生回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4673866A (ja) |
JP (1) | JPS6093531A (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5084667A (en) * | 1985-07-26 | 1992-01-28 | Xicor, Inc. | Nonvolatile nonlinear programmable electronic potentiometer |
JPH0666612B2 (ja) * | 1987-05-26 | 1994-08-24 | ザイコール・インコーポレーテッド | 再プログラム可能な不揮発性非線形電子ポテンショメータ |
JPH043513A (ja) * | 1990-04-20 | 1992-01-08 | Nec Corp | パワーオンリセット回路 |
US5146151A (en) * | 1990-06-08 | 1992-09-08 | United Technologies Corporation | Floating voltage reference having dual output voltage |
CA2162180A1 (en) * | 1993-05-13 | 1994-11-24 | William H. Herndon | Bias voltage distribution system |
EP0632357A1 (en) * | 1993-06-30 | 1995-01-04 | STMicroelectronics S.r.l. | Voltage reference circuit with programmable temperature coefficient |
US5384546A (en) * | 1993-11-08 | 1995-01-24 | International Business Machine Corp. | Time domain component multiplexor |
KR0146076B1 (ko) * | 1995-06-28 | 1998-08-01 | 문정환 | 반도체 소자의 기판 전압 레규레이터 장치 |
WO1997004373A1 (en) * | 1995-07-21 | 1997-02-06 | Philips Electronics N.V. | A voltage reference arrangement, a voltameter, a battery voltage detection arrangement, and a wireless communication device |
US5838076A (en) * | 1996-11-21 | 1998-11-17 | Pacesetter, Inc. | Digitally controlled trim circuit |
US6014052A (en) * | 1997-09-29 | 2000-01-11 | Lsi Logic Corporation | Implementation of serial fusible links |
JP2871661B1 (ja) * | 1998-01-10 | 1999-03-17 | ローム株式会社 | 半導体装置 |
US6331768B1 (en) | 2000-06-13 | 2001-12-18 | Xicor, Inc. | High-resolution, high-precision solid-state potentiometer |
US7259703B2 (en) * | 2004-03-25 | 2007-08-21 | Texas Instruments Incorporated | Device for recording laser trim progress and for detecting laser beam misalignment |
US7633333B2 (en) * | 2006-11-16 | 2009-12-15 | Infineon Technologies Ag | Systems, apparatus and methods relating to bandgap circuits |
US8610421B2 (en) * | 2010-12-22 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Current generator and method of operating |
ITMI20110844A1 (it) * | 2011-05-13 | 2012-11-14 | St Microelectronics Srl | Circuito elettronico di trimming |
US20200373109A1 (en) * | 2019-05-21 | 2020-11-26 | Rosemount Aerospace, Inc. | Fuse assembly and method of making |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1602898A (en) * | 1977-04-26 | 1981-11-18 | Suwa Seikosha Kk | Circuit for detecting a voltage |
US4414501A (en) * | 1981-05-26 | 1983-11-08 | General Electric Company | Programmable signal amplitude control circuits |
-
1983
- 1983-10-27 JP JP58201371A patent/JPS6093531A/ja active Pending
-
1984
- 1984-10-26 US US06/665,447 patent/US4673866A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4673866A (en) | 1987-06-16 |
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