JPS6091675A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6091675A JPS6091675A JP58199368A JP19936883A JPS6091675A JP S6091675 A JPS6091675 A JP S6091675A JP 58199368 A JP58199368 A JP 58199368A JP 19936883 A JP19936883 A JP 19936883A JP S6091675 A JPS6091675 A JP S6091675A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一の半導体基板にＭＯ８電界効果トランジ
スタとＭＯ３電界効果トランジスタのゲートの保護ダイ
オードを一体形成した半導体装置に関する。
スタとＭＯ３電界効果トランジスタのゲートの保護ダイ
オードを一体形成した半導体装置に関する。
従来例の構成とその問題点
ＭＯ８電界効果トランジスタに用いられるゲート酸化膜
は通常２５０人〜１０００人と非常に薄くその破壊耐圧
も２０Ｖ〜７０Ｖ程度しかなく、サージ電圧によってゲ
ートが破壊されやすい。従って、通常、ゲートとソース
又はゲートとドレインの間に、酸化膜の破壊耐圧以下で
ブレイク・ダウンする保護ダイオードを挿入することが
一般に行なわれている。
は通常２５０人〜１０００人と非常に薄くその破壊耐圧
も２０Ｖ〜７０Ｖ程度しかなく、サージ電圧によってゲ
ートが破壊されやすい。従って、通常、ゲートとソース
又はゲートとドレインの間に、酸化膜の破壊耐圧以下で
ブレイク・ダウンする保護ダイオードを挿入することが
一般に行なわれている。
保護ダイオードは、通常ＭＯ８電界効果トランジスタと
同一基板上に一体成形される。保護ダイオードの形成に
よりゲート酸化膜は保護されるものの、ソース・ドレイ
ン間の耐圧等が寄生バイポーラトランジスタ効果により
大幅に低下する現象が発生し、ｋ：Ｏ８電界効果トラン
ジスタの性能を十分Ｖ（引き出せなかった。
同一基板上に一体成形される。保護ダイオードの形成に
よりゲート酸化膜は保護されるものの、ソース・ドレイ
ン間の耐圧等が寄生バイポーラトランジスタ効果により
大幅に低下する現象が発生し、ｋ：Ｏ８電界効果トラン
ジスタの性能を十分Ｖ（引き出せなかった。
第１図は、従来のＤＳＡ （ディフュージョンセルファ
ライン）型ＭＯＳ電界効果トランジスタとゲートの保護
ダイオードを同一基板上に一体形成した半導体装置の半
工程断面図である。
ライン）型ＭＯＳ電界効果トランジスタとゲートの保護
ダイオードを同一基板上に一体形成した半導体装置の半
工程断面図である。
第１図（ａ）は、Ｎ型半導体基板１の表面に形成された
ゲート酸化膜２上に、選択的にゲート電極３を作る工程
、しかる後にＰ型チャンネル形成領域４及び保護ダイオ
ードのＰ型ベース領域５を同時に形成する工程である。
ゲート酸化膜２上に、選択的にゲート電極３を作る工程
、しかる後にＰ型チャンネル形成領域４及び保護ダイオ
ードのＰ型ベース領域５を同時に形成する工程である。
Ｐ型チャンネル形成領域４及び保護ダイオードのＰ型ベ
ース領域６は、１×１０〜Ｉ Ｘ １０１４ａｔｍｓ
／Ｃ［ｌ＋’程度の１等のイオン注入及びその後の熱拡
散によって所定の深さになる様に形成される。
ース領域６は、１×１０〜Ｉ Ｘ １０１４ａｔｍｓ
／Ｃ［ｌ＋’程度の１等のイオン注入及びその後の熱拡
散によって所定の深さになる様に形成される。
第１図（ｋｌ）は、レジスト６を選択的に開口し、ムＳ
等のイオンを注入する工程である。この結果、ＭＯ８電
界効果トランジスタのＮ型ソース注入領域７と、保護ダ
イオードのＮ型エミッタ注入領域８−１．８−２が同時
形成される。ここで用いられるムＳ等のイオンの注入量
は、３×１ｄ５ａｔｍＳ／−程度と非常に高濃度であり
、ソース抵抗を十分に低下させるのに必要である。
等のイオンを注入する工程である。この結果、ＭＯ８電
界効果トランジスタのＮ型ソース注入領域７と、保護ダ
イオードのＮ型エミッタ注入領域８−１．８−２が同時
形成される。ここで用いられるムＳ等のイオンの注入量
は、３×１ｄ５ａｔｍＳ／−程度と非常に高濃度であり
、ソース抵抗を十分に低下させるのに必要である。
第１図（Ｃ）は、拡散によりＮ型ソース領域９及びＮ型
エミッタ領域１０−１．１０−２を形成する工程、ＣＶ
Ｄ等の方法により５ｉ０２１１′（ｃ−表面に堆積する
工程、選択的にコンタクト窓明けし、ソース電極１２．
エミッタ電極１３−１．１３−２を形成する工程である
。エミッタ電極１３−１はソース電極１２と、又エミッ
タ電極１３−２は、ゲート電極３とそれぞれ接続され、
保護ダイオードとして動作する。
エミッタ領域１０−１．１０−２を形成する工程、ＣＶ
Ｄ等の方法により５ｉ０２１１′（ｃ−表面に堆積する
工程、選択的にコンタクト窓明けし、ソース電極１２．
エミッタ電極１３−１．１３−２を形成する工程である
。エミッタ電極１３−１はソース電極１２と、又エミッ
タ電極１３−２は、ゲート電極３とそれぞれ接続され、
保護ダイオードとして動作する。
又、第１図（Ｃ）には示していないが、Ｐ型のチャンネ
ル形成領域４とＮ型ソース領域９は、チャンネル電位を
安定に保つ為に、同電位となる様に接続される。第１図
（０）のＧ、Ｓ、Ｄはそれぞれゲート端子、ソース端子
、ドレイン端子を示す。
ル形成領域４とＮ型ソース領域９は、チャンネル電位を
安定に保つ為に、同電位となる様に接続される。第１図
（０）のＧ、Ｓ、Ｄはそれぞれゲート端子、ソース端子
、ドレイン端子を示す。
第２図に、保護ダイオードによる寄生ノ（イポーラトラ
ンジスタの構成図を示す。この場合２個の寄生バイポー
ラトランジスタＴｒ＋とＴｒ２が形成される。寄生バイ
ポーラトランジスタ’Ｊ：ｒ１とＴｒ２は同一形状であ
るのでＴｒ＋を例にとり、従来の半導体装置における寄
生バイポーラトランジスタによる耐圧低下の問題点を説
明する。
ンジスタの構成図を示す。この場合２個の寄生バイポー
ラトランジスタＴｒ＋とＴｒ２が形成される。寄生バイ
ポーラトランジスタ’Ｊ：ｒ１とＴｒ２は同一形状であ
るのでＴｒ＋を例にとり、従来の半導体装置における寄
生バイポーラトランジスタによる耐圧低下の問題点を説
明する。
ｋＯ８ｉＯ８電界効果トランジスタさせる場合、通常ソ
ース端子Ｓは接地し、ゲート端子Ｇは＋３ｖ〜＋１０Ｖ
前後、ドレイン端子りには＋４０Ｖ〜＋５０Ｖ程度のバ
イアスを加える。従って第２図のソース端子Ｓとドレイ
ン端子りの間には、４０Ｖ〜５０Ｖのバイアスが加わる
。Ｎ型エミッタ領域１０−１’ｉエミツタ、Ｐ型ベース
領域５をベース、Ｎ型半導体基板１をコレクターとする
寄生）（イボーラトランジスタＴｒ１において、Ｐ型ベ
ース領域６とＮ型半導体基板１の間の耐圧をＢＶｃＢｏ
。
ース端子Ｓは接地し、ゲート端子Ｇは＋３ｖ〜＋１０Ｖ
前後、ドレイン端子りには＋４０Ｖ〜＋５０Ｖ程度のバ
イアスを加える。従って第２図のソース端子Ｓとドレイ
ン端子りの間には、４０Ｖ〜５０Ｖのバイアスが加わる
。Ｎ型エミッタ領域１０−１’ｉエミツタ、Ｐ型ベース
領域５をベース、Ｎ型半導体基板１をコレクターとする
寄生）（イボーラトランジスタＴｒ１において、Ｐ型ベ
ース領域６とＮ型半導体基板１の間の耐圧をＢＶｃＢｏ
。
Ｎ型エミッタ領域１０−１とＮ型半導体基板１との耐圧
（Ｎ型エミッタ領域１ｏ−１を接地した場合を） ＢＶ
ｃｘｏ 、電流増幅率をｈＦｌｌとすると、なる関係が
成立する。従ってＢＶｃｎｏ＝１ｏｏｖ。
（Ｎ型エミッタ領域１ｏ−１を接地した場合を） ＢＶ
ｃｘｏ 、電流増幅率をｈＦｌｌとすると、なる関係が
成立する。従ってＢＶｃｎｏ＝１ｏｏｖ。
ｈ、、：４０とすると、ＢＹＣＩＯ：３９，８Ｖと低下
シてしまう。ＭＯ８電界効果トランジスタ本体のソース
とドレイン間耐圧はＢＶＣ＋ＢＯ（この場合１００Ｖ）
と一致するはずであるが、保護ダイオードを形成したこ
とにより、ソース・ドレイン間の耐圧は、３９・８ｖと
なり、本来の耐圧のμ以下の値しか得られず、ＭＯ８電
界効果トランジスタを大電力動作させることは極めて困
難であった。
シてしまう。ＭＯ８電界効果トランジスタ本体のソース
とドレイン間耐圧はＢＶＣ＋ＢＯ（この場合１００Ｖ）
と一致するはずであるが、保護ダイオードを形成したこ
とにより、ソース・ドレイン間の耐圧は、３９・８ｖと
なり、本来の耐圧のμ以下の値しか得られず、ＭＯ８電
界効果トランジスタを大電力動作させることは極めて困
難であった。
発明の目的
本発明の目的は、同一半導体基板にＭＯ８電界効果トラ
ンジスタとゲートの保護ダイオードを一体形成した構成
において、保護ダイオードによる耐圧の低下のない優れ
た半導体装置を提供することにある。
ンジスタとゲートの保護ダイオードを一体形成した構成
において、保護ダイオードによる耐圧の低下のない優れ
た半導体装置を提供することにある。
発明の構成
本発明（徒、同−半心体基板にＭＯ３電界効果トランジ
スタとゲートの保護ダイオードを一体形成した構成にお
いて、保護ダイオードにより発生する寄生バイポーラト
ランジスタのエミッタ領域中の単位面積当りの不純物量
が、ベース領域中の単位面積当りの不純物量以下である
ことを特徴とするのさらに本発明は、ＭＯＳ電界効果ト
ランジスタのソース領域中の単位面積当りの不純物量が
、保護ダイオードのエミッタ領域中の単位面積当りの不
純物量以上であることを特徴とする。
スタとゲートの保護ダイオードを一体形成した構成にお
いて、保護ダイオードにより発生する寄生バイポーラト
ランジスタのエミッタ領域中の単位面積当りの不純物量
が、ベース領域中の単位面積当りの不純物量以下である
ことを特徴とするのさらに本発明は、ＭＯＳ電界効果ト
ランジスタのソース領域中の単位面積当りの不純物量が
、保護ダイオードのエミッタ領域中の単位面積当りの不
純物量以上であることを特徴とする。
実施例の説明
第３図は本発明の半導体装置の一実施例を示す半工程断
面構造図である。第３図において、第１図及び第２図と
等価な構成部分には同一の参照番号及び記号を付して示
す。
面構造図である。第３図において、第１図及び第２図と
等価な構成部分には同一の参照番号及び記号を付して示
す。
第３図（ａ）は、第１図（ａ）と全く同じ工程で、Ｎ型
半導体基板１に、ゲート酸化膜２、ゲート電極３、Ｐ型
チャンネル形成領域４． Ｐ型ベース領域５が１３１ａ
（ｂ）は、ＭＯＳ電界効果トランジスタのソース領域の
みにレジスト１４の開口部を設けＮ型ソース注入領域７
をＡｓイオン等の注入によって形成する工程である。注
入量はソース抵抗及びイオン抵抗ヲ下げる為、３ Ｘ
１０ ａｔｍｓ／／Ｃ１ｎ１程度と高濃度である。この
工程で、保護ダイオードのエミッタを形成する領域への
注入は、レジスト１４で覆う為全く行なわれない。
半導体基板１に、ゲート酸化膜２、ゲート電極３、Ｐ型
チャンネル形成領域４． Ｐ型ベース領域５が１３１ａ
（ｂ）は、ＭＯＳ電界効果トランジスタのソース領域の
みにレジスト１４の開口部を設けＮ型ソース注入領域７
をＡｓイオン等の注入によって形成する工程である。注
入量はソース抵抗及びイオン抵抗ヲ下げる為、３ Ｘ
１０ ａｔｍｓ／／Ｃ１ｎ１程度と高濃度である。この
工程で、保護ダイオードのエミッタを形成する領域への
注入は、レジスト１４で覆う為全く行なわれない。
第３図（０）は、拡散によりＮ型ソース領域９を形成す
る工程、保護ダイオードのエミッタを形成する領域にレ
ジスト１５の開口部を設け、低濃度Ｎ型エミッタ注入領
域１６−１．１６−２’ｉ、Ａｓ又はＰ等のイオン注入
によって形成する工程である。注入量は、Ｉ Ｘ １０
１２〜Ｉ Ｘ １０” ａｔｍｓ／Ｊ程度と非常に低濃
度である。この場合、低濃度Ｎ型エミッタ注入領域１６
−１． １６−２の形成時に、Ｎ型ソース領域９上のレ
ジスト１５が開口されており、Ｎ型不純物がＮ型ソース
領域９に入っても良い。又、拡散によるＮ型ソース領域
９の形成は、低濃度Ｎ型エミッタ注入領域１６−１゜１
６−２の形成の後、行なっても良い。
る工程、保護ダイオードのエミッタを形成する領域にレ
ジスト１５の開口部を設け、低濃度Ｎ型エミッタ注入領
域１６−１．１６−２’ｉ、Ａｓ又はＰ等のイオン注入
によって形成する工程である。注入量は、Ｉ Ｘ １０
１２〜Ｉ Ｘ １０” ａｔｍｓ／Ｊ程度と非常に低濃
度である。この場合、低濃度Ｎ型エミッタ注入領域１６
−１． １６−２の形成時に、Ｎ型ソース領域９上のレ
ジスト１５が開口されており、Ｎ型不純物がＮ型ソース
領域９に入っても良い。又、拡散によるＮ型ソース領域
９の形成は、低濃度Ｎ型エミッタ注入領域１６−１゜１
６−２の形成の後、行なっても良い。
第３図（ｄ）は、拡散により低濃度Ｎ型エミッタ領域１
７−１．１７−２’ｉ形成する工程、及び電極形成の工
程で、第１図（Ｃ）と同様にＭＯＳ電界効果トランジス
タと保護ダイオードの各電極がそれぞれ接続される。
７−１．１７−２’ｉ形成する工程、及び電極形成の工
程で、第１図（Ｃ）と同様にＭＯＳ電界効果トランジス
タと保護ダイオードの各電極がそれぞれ接続される。
第３図に示した本発明の半導体装置によれば、低濃度Ｎ
型エミッタ領域１７−１．１７−２とＮ型ソース領域９
の濃度は各々独立に設定され、しかもＮ型ソース領域９
の単位面積当りの不純物量は、低濃度Ｎ型エミッタ領域
１７−１． １７−２より１桁から３桁高い。したがっ
て、ＭＯＳ電界効果トランジスタのソース抵抗及びオン
抵抗の上昇はなく、本来のトランジスタ局性を引き出し
得る〇 一方、保護ダイオードにより発生した寄生バイポーラト
ランジスタは、低濃度Ｎ型エミッタ領域１７−１．．１
７−２の単位面積当りの不純物量が１×１０〜１×１０
１０１４ａｔ／ａｆであり、Ｐ型ベース領域６の不純物
量Ｉ Ｘ １０” 〜Ｉ Ｘ １０”ａｔｍｓＪに比べ
同等又は１桁低いのでエミッター注入効率が大幅に下が
り、電流増幅率（ｈ、、）を１以下にすることができる
。電流増幅率（ｈＦＫ）が１以下になれば、前述した様
なｈ□にょるＢＹ ｃ ｎ ｏの低下はなく、１３Ｖｃ
ｘｏ夕ＢＶｃｎｏが得られ、保護ダイオードを付加した
ことによる耐圧の低下は全くない。
型エミッタ領域１７−１．１７−２とＮ型ソース領域９
の濃度は各々独立に設定され、しかもＮ型ソース領域９
の単位面積当りの不純物量は、低濃度Ｎ型エミッタ領域
１７−１． １７−２より１桁から３桁高い。したがっ
て、ＭＯＳ電界効果トランジスタのソース抵抗及びオン
抵抗の上昇はなく、本来のトランジスタ局性を引き出し
得る〇 一方、保護ダイオードにより発生した寄生バイポーラト
ランジスタは、低濃度Ｎ型エミッタ領域１７−１．．１
７−２の単位面積当りの不純物量が１×１０〜１×１０
１０１４ａｔ／ａｆであり、Ｐ型ベース領域６の不純物
量Ｉ Ｘ １０” 〜Ｉ Ｘ １０”ａｔｍｓＪに比べ
同等又は１桁低いのでエミッター注入効率が大幅に下が
り、電流増幅率（ｈ、、）を１以下にすることができる
。電流増幅率（ｈＦＫ）が１以下になれば、前述した様
なｈ□にょるＢＹ ｃ ｎ ｏの低下はなく、１３Ｖｃ
ｘｏ夕ＢＶｃｎｏが得られ、保護ダイオードを付加した
ことによる耐圧の低下は全くない。
保護ダイオードのＰ型ベース領域５への不純物の注入量
ｆ ２ Ｘ １０１３ａｔｍｓ／ａＩ１１とし、低濃度
Ｎ型エミッタ１”６−１．１６−２への不純物の注入量
゛を１ Ｘ １０ ２ＬｔｍＳ／ａｎ”で形成した場合
、寄生バイポーラトランジスタのｈＦＫＯ値をほぼ１に
することができた。
ｆ ２ Ｘ １０１３ａｔｍｓ／ａＩ１１とし、低濃度
Ｎ型エミッタ１”６−１．１６−２への不純物の注入量
゛を１ Ｘ １０ ２ＬｔｍＳ／ａｎ”で形成した場合
、寄生バイポーラトランジスタのｈＦＫＯ値をほぼ１に
することができた。
本発明の半導体装置の一実施例として、ゲートとソース
間の正負電圧の両方向に対して保護する双方向保護ダイ
オードを例にとって説明を加えたが、保護ダイオードが
ＭＯＳ電界効果トランジスタのソース電極と接続されて
おらず、ゲートとドレイン間の単方向のみを保護する単
方向保護ダイオニドでも同様の効果があることは明らか
である。
間の正負電圧の両方向に対して保護する双方向保護ダイ
オードを例にとって説明を加えたが、保護ダイオードが
ＭＯＳ電界効果トランジスタのソース電極と接続されて
おらず、ゲートとドレイン間の単方向のみを保護する単
方向保護ダイオニドでも同様の効果があることは明らか
である。
又、ＮチャンネルのＭＯ８電界効果トランジスタを本発
明の半導体装置の一実施例として説明を加えたがＰチャ
ンネルのＭＯ３電界効果トランジスタでも同様の効果が
あることは言うまでない。
明の半導体装置の一実施例として説明を加えたがＰチャ
ンネルのＭＯ３電界効果トランジスタでも同様の効果が
あることは言うまでない。
発明の効果
本発明により次の様な効果がもたらされる。
（１）保護ダイオードによる寄生バイポーラトランジス
タの電流増幅率を１以下にできるので、保護ダイオード
を付加したことによるソースとドレイン間の耐圧低下が
ない。
タの電流増幅率を１以下にできるので、保護ダイオード
を付加したことによるソースとドレイン間の耐圧低下が
ない。
（２）ＭＯ８電界効果トランジスタのソース領域は、保
護ダイオードのエミッタ領域より濃度が高く設定される
ので、ソース抵抗及びオン抵抗の上昇がない。
護ダイオードのエミッタ領域より濃度が高く設定される
ので、ソース抵抗及びオン抵抗の上昇がない。
第１図（ａ）〜（０）は従来の半導体装置を示す半工程
断面図、第２図は保護ダイオードによる寄生バイポーラ
トランジスタの構成図、第３図（−〜（ｄ）は本発明の
半導体装置の一実施例を示す半工程断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・ゲート
酸化膜、３・・・・・・ゲート電極、４・・・・・・Ｐ
型チャンネル形成領域、５・・・・・・Ｐ型ベース領域
、９・・・・・・Ｎ型ソース領域、１０−１．１０−２
・・曲Ｎ型エミッタ領域、１４．１６・川・・レジスト
、１６−１．１６−２・・・・・・低濃度Ｎ型エミッタ
注入領域、１７−１．１７−２・・・・・・低濃度Ｎ型
エミッタ領域。
断面図、第２図は保護ダイオードによる寄生バイポーラ
トランジスタの構成図、第３図（−〜（ｄ）は本発明の
半導体装置の一実施例を示す半工程断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・ゲート
酸化膜、３・・・・・・ゲート電極、４・・・・・・Ｐ
型チャンネル形成領域、５・・・・・・Ｐ型ベース領域
、９・・・・・・Ｎ型ソース領域、１０−１．１０−２
・・曲Ｎ型エミッタ領域、１４．１６・川・・レジスト
、１６−１．１６−２・・・・・・低濃度Ｎ型エミッタ
注入領域、１７−１．１７−２・・・・・・低濃度Ｎ型
エミッタ領域。
Claims (2)
- （１）−導電型の半導体基板をドレイン領域、前記半導
体基板の主面より形成された反対導電型のチャンネル形
成領域、前記チャンネル形成領域中に形成された一導電
型のソース領域、前記ソース領域に隣接し前記チャンネ
ル形成領域上に絶縁膜を介して形成されたゲート電極と
からなるＭＯ３電界効果トランジスタと、前記半導体基
板の主面より形成された反対導電型の第１拡散領域、前
記第１拡散領域中に形成されＭＯ３電界効果トランジス
タのゲート電極に接続された一導電型の第２拡散領域を
有するゲートの保護ダイオードとを備え、前記第２拡散
領域中の単位面積当りの一導電型不純物量が、前記第１
拡散領域中の単位面積当りの反対導電型不純物量以下で
あることを特徴とする半導体装置。 - （２）ＭＯ８電界効果トランジスタのソース領域中の単
位面積当りの一導電型不純物量が、保護ダイオードの第
２拡散領域中の単位面積当りの一導電型不純量以上であ
ることｆ：特徴とする特許請求の範囲第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58199368A JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58199368A JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091675A true JPS6091675A (ja) | 1985-05-23 |
| JPH0441512B2 JPH0441512B2 (ja) | 1992-07-08 |
Family
ID=16406592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58199368A Granted JPS6091675A (ja) | 1983-10-25 | 1983-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091675A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129779A (ja) * | 1989-07-12 | 1991-06-03 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JPH03229469A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
| EP0632501A1 (en) * | 1993-07-01 | 1995-01-04 | Philips Electronics Uk Limited | A semiconductor device including protection means |
| JP2006261376A (ja) * | 2005-03-17 | 2006-09-28 | Mitsubishi Electric Corp | ダイオード及び半導体装置 |
-
1983
- 1983-10-25 JP JP58199368A patent/JPS6091675A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129779A (ja) * | 1989-07-12 | 1991-06-03 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JPH03229469A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
| EP0632501A1 (en) * | 1993-07-01 | 1995-01-04 | Philips Electronics Uk Limited | A semiconductor device including protection means |
| JP2006261376A (ja) * | 2005-03-17 | 2006-09-28 | Mitsubishi Electric Corp | ダイオード及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441512B2 (ja) | 1992-07-08 |
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