JPS6091448A - マイクロプログラム制御型デ−タ処理装置 - Google Patents
マイクロプログラム制御型デ−タ処理装置Info
- Publication number
- JPS6091448A JPS6091448A JP19754883A JP19754883A JPS6091448A JP S6091448 A JPS6091448 A JP S6091448A JP 19754883 A JP19754883 A JP 19754883A JP 19754883 A JP19754883 A JP 19754883A JP S6091448 A JPS6091448 A JP S6091448A
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- JP
- Japan
- Prior art keywords
- control
- microprogram
- word
- storage means
- data
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マイクロプログラム制御型のデータ処理装置
に関する。
に関する。
一般に、マイクロプログラム制御型のデータ処理装置で
は、その装置の性能と価格との両面のグレードに応じて
、マイクロプログラムを高速、かつ高価な制御記憶と比
較的低速、かつ低廉な主記憶とに按分して格納すること
が行なわれる。従って、制御記憶には該当データ処理装
置の処理性能に大きく関わるマイクロプログラムを格納
することになるが、その容量は自ずと制限される。
は、その装置の性能と価格との両面のグレードに応じて
、マイクロプログラムを高速、かつ高価な制御記憶と比
較的低速、かつ低廉な主記憶とに按分して格納すること
が行なわれる。従って、制御記憶には該当データ処理装
置の処理性能に大きく関わるマイクロプログラムを格納
することになるが、その容量は自ずと制限される。
ところで、水平型と呼ばれる並列処理の可能なマイクロ
プログラム制御方式では、各マイクワプログラム語は複
数の制御フィールドに分割されており、各制御フィール
ドは独立して特定のハードウェアの動作を規定すること
が出来る。
プログラム制御方式では、各マイクワプログラム語は複
数の制御フィールドに分割されており、各制御フィール
ドは独立して特定のハードウェアの動作を規定すること
が出来る。
この種の装置では、各制御フィールドがメモリアクセス
制御、スクラッチパッド書込読出制御。
制御、スクラッチパッド書込読出制御。
演算レジスタ書込読出制御、演算制御、カウンタ制御、
制御用フリンプフロップ制御、マイクロプログラム順序
制御などのハードウェア動作に対応している。通常、こ
れら全制御フィールドに渡って制御コードが埋まってい
るマイクロプログラム語は少なく、１乃至乙の制御フィ
ールドが未定義である場合が多い。しかし、従来のこの
種の装置では、各制御フィールドは１つのマイクロプロ
グラム語の定まったビット位置を専有しており、又、マ
イクロプログラム語長も一定であるので、たとえ上記の
ように動作が未定義な制御フィールドが存在しても、制
御記憶の容量が節約出来るわけではなかった。即ち。
制御用フリンプフロップ制御、マイクロプログラム順序
制御などのハードウェア動作に対応している。通常、こ
れら全制御フィールドに渡って制御コードが埋まってい
るマイクロプログラム語は少なく、１乃至乙の制御フィ
ールドが未定義である場合が多い。しかし、従来のこの
種の装置では、各制御フィールドは１つのマイクロプロ
グラム語の定まったビット位置を専有しており、又、マ
イクロプログラム語長も一定であるので、たとえ上記の
ように動作が未定義な制御フィールドが存在しても、制
御記憶の容量が節約出来るわけではなかった。即ち。
従来のこの種の装置では、貴重な制御記憶の利用効率が
意外に悪いという欠点があった。
意外に悪いという欠点があった。
本発明の目的は２語長の異なる複数の制御記憶を設ける
ことにより、マイクロプログラム語を予め定めたタイプ
に語長縮小することを可能とし、それによって制御記憶
の利用効率を向上させることのできるマイクロプログラ
ム制御型データ処理装置を提供することにある。
ことにより、マイクロプログラム語を予め定めたタイプ
に語長縮小することを可能とし、それによって制御記憶
の利用効率を向上させることのできるマイクロプログラ
ム制御型データ処理装置を提供することにある。
本発明によるマイクロプログラム制御型データ処理装置
は、複数の制御フィールドに分割される水平型マイクロ
プログラム語を有し、これ等制御フィールドの特定の組
合せから成るマイクロプログラム語を格納するそれぞれ
語長の異なった複数の制御記憶手段と、これ等複数の制
御記憶手段に同一の番地情報を与えるアドレス手段と、
前記複数の制御記憶手段から読出されたデータを前記制
御フィールド単位に前記マイクロプログラム語で決まる
モード信号により選択する手段と、該選択手段により選
択されたデータをセットする格納手段と、該格納手段か
らデータを取出し、前記マイクロプログラム語で決まる
モード信号により未定義の制御フィールドに対応するデ
ータ／無意義にしたのち、前記制御フィールド単位にマ
イクロプログラム語を解読する命令解読手段とを含むこ
とを特徴とする。
は、複数の制御フィールドに分割される水平型マイクロ
プログラム語を有し、これ等制御フィールドの特定の組
合せから成るマイクロプログラム語を格納するそれぞれ
語長の異なった複数の制御記憶手段と、これ等複数の制
御記憶手段に同一の番地情報を与えるアドレス手段と、
前記複数の制御記憶手段から読出されたデータを前記制
御フィールド単位に前記マイクロプログラム語で決まる
モード信号により選択する手段と、該選択手段により選
択されたデータをセットする格納手段と、該格納手段か
らデータを取出し、前記マイクロプログラム語で決まる
モード信号により未定義の制御フィールドに対応するデ
ータ／無意義にしたのち、前記制御フィールド単位にマ
イクロプログラム語を解読する命令解読手段とを含むこ
とを特徴とする。
さらに１本発明によるマイクロプログラム制御型データ
処理装置は、複数の制御フィールドに分割される水平型
マイクロプログラム語を有し、これ等制御フィールドの
特定の組合せから成るマイクロプログラム語を格納する
それぞれ語長の異なった複数の制御記憶手段と、これ等
複数の制御記憶手段に同一の番地情報を与えるアドレス
手段と、前記複数の制御記憶手段から読出されたデータ
を前記制御フィールド単位に前記マイクロプログラム語
で決まるモード信号により選択する手段と、該選択手段
により選択されたデータをセットする際、該選択された
データのうち、未定義の制御フィールドに対応するデー
タの格納域を前記マイクロプログラム語で決まるモード
信号により零クリアした状態で格納する手段と、該格納
手段からデータを取出し、前記制御フィールド単位にマ
イクロプログラム語を解読する命令解読手段とを含むこ
とを特徴とする。
処理装置は、複数の制御フィールドに分割される水平型
マイクロプログラム語を有し、これ等制御フィールドの
特定の組合せから成るマイクロプログラム語を格納する
それぞれ語長の異なった複数の制御記憶手段と、これ等
複数の制御記憶手段に同一の番地情報を与えるアドレス
手段と、前記複数の制御記憶手段から読出されたデータ
を前記制御フィールド単位に前記マイクロプログラム語
で決まるモード信号により選択する手段と、該選択手段
により選択されたデータをセットする際、該選択された
データのうち、未定義の制御フィールドに対応するデー
タの格納域を前記マイクロプログラム語で決まるモード
信号により零クリアした状態で格納する手段と、該格納
手段からデータを取出し、前記制御フィールド単位にマ
イクロプログラム語を解読する命令解読手段とを含むこ
とを特徴とする。
次に９本発明による実施例について９図面を参照して詳
細に説明する。なお１本発明が適用されるマイクロプロ
グラム制御型データ処理装置には、主データ処理機能と
して主記憶装置（以下ＭＭＵと称す）および中央処理装
置（以下ＣＰＵと称す）が含まれているものとする。！
！だ。
細に説明する。なお１本発明が適用されるマイクロプロ
グラム制御型データ処理装置には、主データ処理機能と
して主記憶装置（以下ＭＭＵと称す）および中央処理装
置（以下ＣＰＵと称す）が含まれているものとする。！
！だ。
データおよび機械命令プログラムは上記のＭＭＵに貯蔵
され、 ＭＭＵとＣＰＵとの間で交換されて。
され、 ＭＭＵとＣＰＵとの間で交換されて。
データは機械命令により規定されたようにＣＰＵ内部で
処理される。ＣＰＵ内部は幾つかの機能ユニットに分割
されていて、各ユニットは共通のマイクロプログラムシ
ーケンサによって、制御記憶から逐次読出されるマイク
ロプログラム語の該当ユニットに対応する制御フィール
ドによシ制御され、各ユニット、あるいは各ユニット間
で並列に規定された動作が行なわれる。
処理される。ＣＰＵ内部は幾つかの機能ユニットに分割
されていて、各ユニットは共通のマイクロプログラムシ
ーケンサによって、制御記憶から逐次読出されるマイク
ロプログラム語の該当ユニットに対応する制御フィール
ドによシ制御され、各ユニット、あるいは各ユニット間
で並列に規定された動作が行なわれる。
第１図は９本発明による実施例として、マイクロプログ
ラム制御型データ処理装置に適用されるマイクロプログ
ラムシーケンサ並びに制御記憶の構成をブロック図によ
シ示したものである。このマイクロプログラムシーケン
サによれば、基本的には通常知られているように、マイ
クロ命令語レジスタ１０の内容によシマイクロ命令順序
制御回路５４で作られる番地選択制御信号Ｓによって番
地選択回路５０で次に実行すべき番地情報ａが選択され
、続いてこの番地情報ａにより制御記憶加上から次に実
行すべきマイクロ命令語が読出され、マイクロ命令語レ
ジスタ１０に格納される。このような一連の動作を逐次
性なうことによってマイクロ命令語のシーケンスが形成
される。制御記憶側のマイクロ命令−語は、それぞれＡ
、Ｂ、Ｃ，Ｄ、Ｘで表わされる５つの制御フィールド：
ｌｊ 、 ２２ 、２３ 、２４ 、２５から構成され
ており、マイクロ命令語レジスタ１０も各制御フィール
ドに対応するマイクロ命令語の格納先を有している。図
に見られる各制御フィールドの区切りは、論理的なもの
であり、物理素子の区切りと必ずしも対応するものでは
ない。
ラム制御型データ処理装置に適用されるマイクロプログ
ラムシーケンサ並びに制御記憶の構成をブロック図によ
シ示したものである。このマイクロプログラムシーケン
サによれば、基本的には通常知られているように、マイ
クロ命令語レジスタ１０の内容によシマイクロ命令順序
制御回路５４で作られる番地選択制御信号Ｓによって番
地選択回路５０で次に実行すべき番地情報ａが選択され
、続いてこの番地情報ａにより制御記憶加上から次に実
行すべきマイクロ命令語が読出され、マイクロ命令語レ
ジスタ１０に格納される。このような一連の動作を逐次
性なうことによってマイクロ命令語のシーケンスが形成
される。制御記憶側のマイクロ命令−語は、それぞれＡ
、Ｂ、Ｃ，Ｄ、Ｘで表わされる５つの制御フィールド：
ｌｊ 、 ２２ 、２３ 、２４ 、２５から構成され
ており、マイクロ命令語レジスタ１０も各制御フィール
ドに対応するマイクロ命令語の格納先を有している。図
に見られる各制御フィールドの区切りは、論理的なもの
であり、物理素子の区切りと必ずしも対応するものでは
ない。
このマイクロプログラムシーケンサは、制御記憶側の他
に、更に２つの制御記憶３０及び４０を有するが、これ
ら第２．第３の制御記憶は第１の制御記憶側に比べてマ
イクロプログラム語長が短く構成されている。すなわち
、制御記憶（９）はＢ 、、Ｄ 、 Ｘの３つの制御フ
ィールド３１ 、３２ 、３３から構成され、制御記憶
４０はＢ、Ｘの２つの制御フィールド４１ 、４２から
構成されている。これ等６つの制御記憶には９番地選択
回路５０により選択された次に実行すべき番地情報ａが
等しく供給される。また、それぞれの制御記憶から読出
されたデータは、マイクロ命令順序制御回路５４から得
られるモード信号ｍにより切換制御の行なわれる選択回
路１６ 、１７ 、１８を経由してマイクロ命令語レジ
スタ１０の各制御フィールドＡ、Ｂ、Ｃ。
に、更に２つの制御記憶３０及び４０を有するが、これ
ら第２．第３の制御記憶は第１の制御記憶側に比べてマ
イクロプログラム語長が短く構成されている。すなわち
、制御記憶（９）はＢ 、、Ｄ 、 Ｘの３つの制御フ
ィールド３１ 、３２ 、３３から構成され、制御記憶
４０はＢ、Ｘの２つの制御フィールド４１ 、４２から
構成されている。これ等６つの制御記憶には９番地選択
回路５０により選択された次に実行すべき番地情報ａが
等しく供給される。また、それぞれの制御記憶から読出
されたデータは、マイクロ命令順序制御回路５４から得
られるモード信号ｍにより切換制御の行なわれる選択回
路１６ 、１７ 、１８を経由してマイクロ命令語レジ
スタ１０の各制御フィールドＡ、Ｂ、Ｃ。
Ｄ、Ｘに対応する格納域１１ 、１２ 、１．３ 、１
４ 、１５に格納される。なお、制御フィールドＡ及び
Ｃは制御記憶側の格納域２１及び乙のみに存在するので
選択回路はない。各制御フィールドは夫々、Ａ：メモリ
アクセス制御、Ｂ：主演算制御、ｃ：演算レジスタ書込
読出制御、Ｄ：カウンタ制御。
４ 、１５に格納される。なお、制御フィールドＡ及び
Ｃは制御記憶側の格納域２１及び乙のみに存在するので
選択回路はない。各制御フィールドは夫々、Ａ：メモリ
アクセス制御、Ｂ：主演算制御、ｃ：演算レジスタ書込
読出制御、Ｄ：カウンタ制御。
Ｘ：マイクロプログラム順序制御に対応している。通常
、これら全制御フィールドに渡って制御コードが埋まっ
ているマイクロプログラム語はむしろ少なく、幾つかの
制御フィールドが未定義、即ちｌ’ Ｎｏ ０ＰＥＲＡ
ＴＩＯＮ ■になっているのが一般的である。上記の３
つの制御記憶は、各制御フィールドの埋まり具合の特徴
をつかんだ上で編成される。すガわち、主演算制御フィ
ールドＢは単独、もしくはカウンタ制御フィールドＤと
同時に利用され、この詩仙の制御フィールドが未定義で
ある頻度が高い場合にこの構成が採られる。各マイクロ
プログラム語は、原則として３つの制御記憶のうち、使
用する制御フィールドの組合せが最適な１つの制御フィ
ールドに格納される。
、これら全制御フィールドに渡って制御コードが埋まっ
ているマイクロプログラム語はむしろ少なく、幾つかの
制御フィールドが未定義、即ちｌ’ Ｎｏ ０ＰＥＲＡ
ＴＩＯＮ ■になっているのが一般的である。上記の３
つの制御記憶は、各制御フィールドの埋まり具合の特徴
をつかんだ上で編成される。すガわち、主演算制御フィ
ールドＢは単独、もしくはカウンタ制御フィールドＤと
同時に利用され、この詩仙の制御フィールドが未定義で
ある頻度が高い場合にこの構成が採られる。各マイクロ
プログラム語は、原則として３つの制御記憶のうち、使
用する制御フィールドの組合せが最適な１つの制御フィ
ールドに格納される。
つぎに、上記のマイクロシーケンサの動作について説明
する。前ステップのマイクロプログラム語で決まるモー
ド信号ｍが制御記憶２０を選択する（これを第１のモー
ドと称す）場合は。
する。前ステップのマイクロプログラム語で決まるモー
ド信号ｍが制御記憶２０を選択する（これを第１のモー
ドと称す）場合は。
番地情報ａでアドレスされた制御記憶側止の１つのマイ
クロプログラム語が選択回路１６．１７ 、１．８によ
り選択されて、マイクロ命令語レジスタ１０へ全幅格納
される。番地情報ａは同時に番地レジスタ５１へも格納
され、定数加算回路５２を介して番地選択回路５０へ帰
される。順序制御回路５４は制御フィールドＸに対応す
る格納域１５を解読して２次に実行すべき番地の制御信
号及び場合によっては番地情報の一部乃至全部を信号線
６０を介して番地選択回路５０へ供給する。制御フィー
ルドＸは同時にモード切換制御にも使用され。
クロプログラム語が選択回路１６．１７ 、１．８によ
り選択されて、マイクロ命令語レジスタ１０へ全幅格納
される。番地情報ａは同時に番地レジスタ５１へも格納
され、定数加算回路５２を介して番地選択回路５０へ帰
される。順序制御回路５４は制御フィールドＸに対応す
る格納域１５を解読して２次に実行すべき番地の制御信
号及び場合によっては番地情報の一部乃至全部を信号線
６０を介して番地選択回路５０へ供給する。制御フィー
ルドＸは同時にモード切換制御にも使用され。
次のマイクロプログラム語の格納先を制御記憶２０．３
０．４０の内から選択するために、モード信号ｍを選択
回路１６．１７．１８へ供給する。このモード信号ｍが
制御記憶４０を選択する（これを第６のモードと称す）
場合は９選択回路１６．１８によってマイクロ命令語レ
ジスタ１０の制御フィールドＢ。
０．４０の内から選択するために、モード信号ｍを選択
回路１６．１７．１８へ供給する。このモード信号ｍが
制御記憶４０を選択する（これを第６のモードと称す）
場合は９選択回路１６．１８によってマイクロ命令語レ
ジスタ１０の制御フィールドＢ。
Ｘに対応する格納域１２．１５には制御記憶４０上のマ
イクロプログラム語が格納され、他の制御フィールドＡ
、Ｃ，Ｄに対応する格納域１１ 、１３．１４には制御
記憶２０上の同番地のマイクロプログラム語が格納され
る。後者の３つの制御フィールドＡ、 Ｃ，Ｄに対する
格納域１１． 、１３ 、１４のデータは第３のモード
下では意義をもたない。この格納域１１．１３．１４の
データを無意義にするだめの制御は。
イクロプログラム語が格納され、他の制御フィールドＡ
、Ｃ，Ｄに対応する格納域１１ 、１３．１４には制御
記憶２０上の同番地のマイクロプログラム語が格納され
る。後者の３つの制御フィールドＡ、 Ｃ，Ｄに対する
格納域１１． 、１３ 、１４のデータは第３のモード
下では意義をもたない。この格納域１１．１３．１４の
データを無意義にするだめの制御は。
マイクロ命令語レジスタ１０への格納と同一タイミング
でモード信号ｍをセットしたモードレジスタ５５から得
られるモード信号ｍ′により命令解読回路５３で行なわ
れる。すなわち、マイクロ命令語レジスタ１０のデータ
をデコードして制御信号群Ｃを発生する際、制御フィー
ルドＡ、 Ｃ。
でモード信号ｍをセットしたモードレジスタ５５から得
られるモード信号ｍ′により命令解読回路５３で行なわ
れる。すなわち、マイクロ命令語レジスタ１０のデータ
をデコードして制御信号群Ｃを発生する際、制御フィー
ルドＡ、 Ｃ。
Ｄに対応する格納域１１，１３．１４のデータがゲート
されて、これらのフィールドが未定義、即ち” Ｎｏ
０ＰＥＲＡＴＩＯＮ ′１と着像される。モード信号ｍ
が制御記憶３０を選択する（これを第２のモードと称す
）場合は、未定義となる制御フィールドが第３のモード
の場合と異るだけである。
されて、これらのフィールドが未定義、即ち” Ｎｏ
０ＰＥＲＡＴＩＯＮ ′１と着像される。モード信号ｍ
が制御記憶３０を選択する（これを第２のモードと称す
）場合は、未定義となる制御フィールドが第３のモード
の場合と異るだけである。
上記の実施例によれば２次にマイクロプログラム語が読
出される制御記憶の選択指定、言い換えると、モード指
定がマイクロプログラム語ごとに記述されるので、１ス
テップ単位で格納先の制御記憶を変えることも可能であ
る。又。
出される制御記憶の選択指定、言い換えると、モード指
定がマイクロプログラム語ごとに記述されるので、１ス
テップ単位で格納先の制御記憶を変えることも可能であ
る。又。
各マイクロプログラム語が３つの制御記憶のどれに格納
されるかは、マイクロプログラムアセンブラなどＯＤＡ
ツールで機械的に決めることが可能であるから、マイク
ロプログラマがこうした制御記憶の構成を意識する必要
性は皆無である。
されるかは、マイクロプログラムアセンブラなどＯＤＡ
ツールで機械的に決めることが可能であるから、マイク
ロプログラマがこうした制御記憶の構成を意識する必要
性は皆無である。
なお、上記の実施例においては、３つの制御記憶に供給
される番地情報ａは共通であるが。
される番地情報ａは共通であるが。
モードによって区分けされて夫々独立した番地としてマ
イクロプログラム語を格納することが可能であることは
言うまでもない。また９本実施例における制御記憶の数
、これ等の制御記憶に格納される制御フィールドの種類
と組合せ。
イクロプログラム語を格納することが可能であることは
言うまでもない。また９本実施例における制御記憶の数
、これ等の制御記憶に格納される制御フィールドの種類
と組合せ。
各制御フィールドの役割り等は１つの例にすぎず、これ
に限定されるべきものでないととは明らかである。更に
、このようなマイクロシーケンサでは、一般に、上位動
作レベルの割込み要求などに応じた番地選択制御が行な
われるが。
に限定されるべきものでないととは明らかである。更に
、このようなマイクロシーケンサでは、一般に、上位動
作レベルの割込み要求などに応じた番地選択制御が行な
われるが。
これについては従来技術により容易に考えられるので、
ここでは説明を省略している。
ここでは説明を省略している。
本発明による他の実施例として、マイクロ命令語レジス
タ１０へ読出しデータを格納する際。
タ１０へ読出しデータを格納する際。
マイクロプログラム語の制御によって選択された制御記
憶に定義されていない制御フィールドに対応する格納域
を零クリアすることもできる。
憶に定義されていない制御フィールドに対応する格納域
を零クリアすることもできる。
この場合、マイクロ命令解読回路では零の制御フィール
ドが未定義、即ち” Ｎｏ ０ＰＥＲＡＴＩＯＮ ”と
して扱われることが必要である。この方法を採ると、前
記の実施例中に示したモードレジスタ５５が不要になる
。
ドが未定義、即ち” Ｎｏ ０ＰＥＲＡＴＩＯＮ ”と
して扱われることが必要である。この方法を採ると、前
記の実施例中に示したモードレジスタ５５が不要になる
。
以上の説明により明らかなように２本発明によれば９語
長の異なる複数の制御記憶と、これら複数の制御記憶の
読出しデータをマイクロプログラムにより決まるモード
信号の制御により選択する手段と９選択されたデータの
うち、同じくモード信号の制御により未定義の制御フィ
ールドに対応するデータを無意義にしたのち。
長の異なる複数の制御記憶と、これら複数の制御記憶の
読出しデータをマイクロプログラムにより決まるモード
信号の制御により選択する手段と９選択されたデータの
うち、同じくモード信号の制御により未定義の制御フィ
ールドに対応するデータを無意義にしたのち。
解読する手段とを設けることにより、マイクロプログラ
ム語を予め定めた制御フィールドの組合わせのタイプの
なかで語長を縮小させることができ、これによって制御
記憶の利用効率の著しい向上が得られる点、その効果は
犬である。
ム語を予め定めた制御フィールドの組合わせのタイプの
なかで語長を縮小させることができ、これによって制御
記憶の利用効率の著しい向上が得られる点、その効果は
犬である。
第１図は本発明による実施例の構成を示すブロック図で
ある。図において、１０はマイクロ命令語レジスタ、２
０，３０．４０は制御記憶、５０は番地選択回路、５１
は番地レジスタ、５２は定数加算回路、５３は命令解読
回路、５４は順序制御回路。 １５−
ある。図において、１０はマイクロ命令語レジスタ、２
０，３０．４０は制御記憶、５０は番地選択回路、５１
は番地レジスタ、５２は定数加算回路、５３は命令解読
回路、５４は順序制御回路。 １５−
Claims (1)
- 【特許請求の範囲】 １、複数の制御フィールドに分割される水平型マイクロ
プログラム語を有し、これ等制御フィールドの特定の組
合せから成るマイクロプログラム語を格納するそれぞれ
語長の異なった複数の制御記憶手段と、これ等複数の制
御記憶手段に同一の番地情報を与えるアドレス手段と、
前記複数の制御記憶手段から読出されたデータを前記制
御フィールド単位に前記マイクロプログラム語で決まる
モード信号により選択する手段と。 該選択手段により選択されたデータをセットする格納手
段と、該格納手段からデータを取出し。 前記マイクロプログラム語で決まるモード信号により未
定義の制御フィールドに対応するデータを無意義にした
のち、前記制御フィールド単位にマイクロプログラム語
を解読する命令解読手段とを含むことを特徴とするマイ
クロプログラム制御型データ処理装置。 ２、複数の制御フィールドに分割される水平型マイクロ
プログラム語を有し、これ等制御フィールドの特定の組
合せから成るマイクロプログラム語を格納するそれぞれ
語長の異なった複数の制御記憶手段と、これ等複数の制
御記憶手段に同一の番地情報を与えるアドレス手段と、
前記複数の制御記憶手段から読出されたデータを前記制
御フィールド単位に前記マイクロプログラム語で決まる
モード信号により選択する手段と。 該選択手段により選択されたデータをセントする際、該
選択されたデータのうち、未定義の制御フィールドに対
応するデータの格納域を前記マイクロプログラム語で決
まるモード信号により零クリアした状態で格納する手段
と、該格納手段からデータを取出し、前記制御フィール
ド単位にマイクロプログラム語を解読する命令解読手段
とを含むことを特徴とするマイクロプログラム制御型デ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19754883A JPS6091448A (ja) | 1983-10-24 | 1983-10-24 | マイクロプログラム制御型デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19754883A JPS6091448A (ja) | 1983-10-24 | 1983-10-24 | マイクロプログラム制御型デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091448A true JPS6091448A (ja) | 1985-05-22 |
Family
ID=16376311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19754883A Pending JPS6091448A (ja) | 1983-10-24 | 1983-10-24 | マイクロプログラム制御型デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091448A (ja) |
-
1983
- 1983-10-24 JP JP19754883A patent/JPS6091448A/ja active Pending
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