JPS6087539A - 周波数変換同期伝送方式 - Google Patents
周波数変換同期伝送方式Info
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- JPS6087539A JPS6087539A JP58195593A JP19559383A JPS6087539A JP S6087539 A JPS6087539 A JP S6087539A JP 58195593 A JP58195593 A JP 58195593A JP 19559383 A JP19559383 A JP 19559383A JP S6087539 A JPS6087539 A JP S6087539A
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- JP
- Japan
- Prior art keywords
- pulse
- frame
- frequency
- stuff
- clock
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は、あるデータ速度のｉ） ＣＭ多重信号（低次
側）をフレーム構成の変更とスタッフ制御とによって速
度がより速くかつ同期の取れたＰＣＭ多重信号（高次側
）に変換して伝送する装置の回路構成に係り、特に低次
側と高次側の変換比の小さい場合の効率的な変換装置の
回路構成に関する。
側）をフレーム構成の変更とスタッフ制御とによって速
度がより速くかつ同期の取れたＰＣＭ多重信号（高次側
）に変換して伝送する装置の回路構成に係り、特に低次
側と高次側の変換比の小さい場合の効率的な変換装置の
回路構成に関する。
（ｂ）従来技術と問題点
従来のスタッフパルスを用′いたＰＣＭＣ型多重群装置
の低次群周波数の同期方式では低次ＪＩＴ周波数の偏差
、高次群側の（＝Ｊ加ビット数などを考慮して同期化周
波数は低次群入力周波数に比べて比較的高い周波数が選
ばれる。ずなわら、伝送ずべき情報ビットの他に、フレ
ーム同期のためのＦパルス、スタッフパルス有無の状態
（可変タイムスロットの■パルスの有効か無５ＩＪ〕か
）を受信側に伝えるスタッフ指定パルスのＳパルスなど
が含まれ、特にＳパルスは好適３ビット以上が用いられ
同期化周波数が高くなることに大きく寄与している。従
って低次側周波数と高次側周波数との変換比が小さいと
きはフレーム構成が不可ｆｉヒになるという問題がある
。
の低次群周波数の同期方式では低次ＪＩＴ周波数の偏差
、高次群側の（＝Ｊ加ビット数などを考慮して同期化周
波数は低次群入力周波数に比べて比較的高い周波数が選
ばれる。ずなわら、伝送ずべき情報ビットの他に、フレ
ーム同期のためのＦパルス、スタッフパルス有無の状態
（可変タイムスロットの■パルスの有効か無５ＩＪ〕か
）を受信側に伝えるスタッフ指定パルスのＳパルスなど
が含まれ、特にＳパルスは好適３ビット以上が用いられ
同期化周波数が高くなることに大きく寄与している。従
って低次側周波数と高次側周波数との変換比が小さいと
きはフレーム構成が不可ｆｉヒになるという問題がある
。
一般的に同期化周波数ｆｓｙｎ、ｃ と低次群入力周波
数ｆｉｎとの］Ｕ！には次ぎの関１系があり、ｆｓｙｎ
ｃ＝Ｎｏ ・Ｉ ／Ｎｉ ７ｍ −３ｒ−ｆ ｉｎここ
で、ｍは多重化数、Ｓｒはスタッフ率、ＮＯはｌフレー
ム内のビット総数、Ｎｉはｌフレーム内の情報ビット数
である。Ｎｏ −Ｎｉ はフレーム同ＪＩＪＪのＦパル
ス、スタッフ指定パルスのＳパルスなどの付加パルスで
ある。上式より同期化周波数ｒ ５ｙｎｃを低次群入力
周波数ｆｉｎ に近ずｉＪるためには１フレーム内のビ
ット総数Ｎｏを大きくするか付加パルス数Ｎｏ−Ｎｉを
小さくする必要がある。
数ｆｉｎとの］Ｕ！には次ぎの関１系があり、ｆｓｙｎ
ｃ＝Ｎｏ ・Ｉ ／Ｎｉ ７ｍ −３ｒ−ｆ ｉｎここ
で、ｍは多重化数、Ｓｒはスタッフ率、ＮＯはｌフレー
ム内のビット総数、Ｎｉはｌフレーム内の情報ビット数
である。Ｎｏ −Ｎｉ はフレーム同ＪＩＪＪのＦパル
ス、スタッフ指定パルスのＳパルスなどの付加パルスで
ある。上式より同期化周波数ｒ ５ｙｎｃを低次群入力
周波数ｆｉｎ に近ずｉＪるためには１フレーム内のビ
ット総数Ｎｏを大きくするか付加パルス数Ｎｏ−Ｎｉを
小さくする必要がある。
（Ｃ）発明の目的
本発明の目的は、低次側ＰＣＭ多電信号と高次側ＰＣＭ
多重信号の周波数変換比が小さい場合でも構成可能なＰ
ＣＭ多重信号のスタッフ制御による周波数変換同期伝送
方式を提供するにある。
多重信号の周波数変換比が小さい場合でも構成可能なＰ
ＣＭ多重信号のスタッフ制御による周波数変換同期伝送
方式を提供するにある。
（ｄ）発明の構成
本発明では、送信側は先づフレーム構成の基本周波数を
高次側ＰＣＭ多重信号のクロック周波数より分周してめ
、スタッフパルス挿入の割合が一定となるようスタッフ
制御し、スタッフ指定パルスの周期がフレーム同期の周
期と同しになるようにフレームを構成しスタッフパルス
の状態をフレーム同期パルスで伝送する。受信側ではフ
レーム同期パルスによってスタッフパルス挿入の有無を
知りデスタッフ制御して元の低次側１）ＣＭ多重信号に
復号する構成とする。特許請求の範囲第２項ではフレー
ム構成の基本周波数を高次側ＰＣＭ多重信号のクロック
周波数より分周してめ、スタッフパルス挿入の割合が一
定となるようスタッフ制御し、スタッフ指定パルスの符
号列の一部分をフレーム同期に同期さ−ｌてスタッフパ
ルスの状態を伝送し、受信側では該符号列の一部分より
スタッフ指定パルスの全符号列を可生じデスタッフ制御
して元の低次側ＰＣＭ多重信号に復号する構成とする。
高次側ＰＣＭ多重信号のクロック周波数より分周してめ
、スタッフパルス挿入の割合が一定となるようスタッフ
制御し、スタッフ指定パルスの周期がフレーム同期の周
期と同しになるようにフレームを構成しスタッフパルス
の状態をフレーム同期パルスで伝送する。受信側ではフ
レーム同期パルスによってスタッフパルス挿入の有無を
知りデスタッフ制御して元の低次側１）ＣＭ多重信号に
復号する構成とする。特許請求の範囲第２項ではフレー
ム構成の基本周波数を高次側ＰＣＭ多重信号のクロック
周波数より分周してめ、スタッフパルス挿入の割合が一
定となるようスタッフ制御し、スタッフ指定パルスの符
号列の一部分をフレーム同期に同期さ−ｌてスタッフパ
ルスの状態を伝送し、受信側では該符号列の一部分より
スタッフ指定パルスの全符号列を可生じデスタッフ制御
して元の低次側ＰＣＭ多重信号に復号する構成とする。
（ｅ）発明の実施例
本発明による実施例を図を用いて説明する。第１図（ａ
ｌは送信側、（ｂｌは受信側の回路構成を示すブロック
図、第２図はフレーム構成の一例を示すパルス配置図で
ｔｅｌは主フレーム構成、（ｂｉ、 ｔｅｌはザブフレ
ーム構成を示す。
ｌは送信側、（ｂｌは受信側の回路構成を示すブロック
図、第２図はフレーム構成の一例を示すパルス配置図で
ｔｅｌは主フレーム構成、（ｂｉ、 ｔｅｌはザブフレ
ーム構成を示す。
第１図において、ｌは送信バッファメモリ、２は切替器
、３は位相比較器、４は遅延回路、５は送信ＰＬＬ、６
はスタッフ制御部、７は送信側分周器、８はフレーム信
号発生部、９はパルス挿入部、１１は受信バッファメモ
リ、１２は受信ＰＬＬ。
、３は位相比較器、４は遅延回路、５は送信ＰＬＬ、６
はスタッフ制御部、７は送信側分周器、８はフレーム信
号発生部、９はパルス挿入部、１１は受信バッファメモ
リ、１２は受信ＰＬＬ。
１３はデスタッフ制御部、１４は受信側分周器、１５は
同期部である。
同期部である。
第２図のパルス配置はクロック周波数７０４ ｋｂ／ｓ
のＰＣＭ多重信号をクロック周波数７１０．（ｉ１８ｋ
ｂ／ｓのＰＣＭ多重信号に変換同期化する場合のフレー
ム構成の一例を示す図で主フレームｌａ）は８（ＩＭの
ザブフレームから成り各ザブフレームはｔｂ＋のどと（
３１固のＧフレームＧＬＧ２．Ｇ３力１ら成る。Ｇｌフ
レームはフレーム同期パルス（Ｆ） Ｉ（ＩＪＪ、デー
タパルス（Ｄ）８４（［１ｉ１の剖８５ビット、Ｇ２フ
レームはフレーム同期パルスとスタッフ指定パルスの兼
用のＳＦパルス１個とＤパルス８４個の計８５ビット、
Ｇ３フレームは可変パルスの■パルス１個、１〕パルス
８４個の計８５ピント合計１ザブフレームは２５５ビツ
トから成る。Ｇ２フレームの３１＋パルスはスタッフ指
定パルスの先頭ピントを表し符号列１０１０１０１４で
８個のザブフレーム毎に繰り返される。つまり主フレー
ムの周期で繰り返される。ここで符号０はスタッフパル
ス有り、符号１はスタッフパルス無しをｌビットで表し
く従来なら符号０００または１１■の３ビツトで表して
いたものを■ピッＩ・で表す）、スタッフ率Ｓｒば３７
８で一定である。各ザブフレームの０３フレームのフレ
ーム同期パルスの位置にある■パルスはＳＩ＋パルスの
符号１、Ｏによって有効、無９ＪＪが判１ｉ１ｉされる
。第２図（Ｃ）のサブフレームは同じ＜３（＋１１１の
Ｇフレームから成るが第１番目のＧｌフレームのフレー
ム同期パルスＦは符号列１０１０１０１１．第２番目の
６２フレームのフレーム同期パルスＦは逆符号の０１０
１０１００の繰り返しで送られ、第３番目の０３フレー
ムのフレーム同期パルスの位置はやはり■パルスとなる
。この場合はフレーム同期パルスト゛の符号によろ■パ
ルスの有効態リノが判１４１ｉされる。
のＰＣＭ多重信号をクロック周波数７１０．（ｉ１８ｋ
ｂ／ｓのＰＣＭ多重信号に変換同期化する場合のフレー
ム構成の一例を示す図で主フレームｌａ）は８（ＩＭの
ザブフレームから成り各ザブフレームはｔｂ＋のどと（
３１固のＧフレームＧＬＧ２．Ｇ３力１ら成る。Ｇｌフ
レームはフレーム同期パルス（Ｆ） Ｉ（ＩＪＪ、デー
タパルス（Ｄ）８４（［１ｉ１の剖８５ビット、Ｇ２フ
レームはフレーム同期パルスとスタッフ指定パルスの兼
用のＳＦパルス１個とＤパルス８４個の計８５ビット、
Ｇ３フレームは可変パルスの■パルス１個、１〕パルス
８４個の計８５ピント合計１ザブフレームは２５５ビツ
トから成る。Ｇ２フレームの３１＋パルスはスタッフ指
定パルスの先頭ピントを表し符号列１０１０１０１４で
８個のザブフレーム毎に繰り返される。つまり主フレー
ムの周期で繰り返される。ここで符号０はスタッフパル
ス有り、符号１はスタッフパルス無しをｌビットで表し
く従来なら符号０００または１１■の３ビツトで表して
いたものを■ピッＩ・で表す）、スタッフ率Ｓｒば３７
８で一定である。各ザブフレームの０３フレームのフレ
ーム同期パルスの位置にある■パルスはＳＩ＋パルスの
符号１、Ｏによって有効、無９ＪＪが判１ｉ１ｉされる
。第２図（Ｃ）のサブフレームは同じ＜３（＋１１１の
Ｇフレームから成るが第１番目のＧｌフレームのフレー
ム同期パルスＦは符号列１０１０１０１１．第２番目の
６２フレームのフレーム同期パルスＦは逆符号の０１０
１０１００の繰り返しで送られ、第３番目の０３フレー
ムのフレーム同期パルスの位置はやはり■パルスとなる
。この場合はフレーム同期パルスト゛の符号によろ■パ
ルスの有効態リノが判１４１ｉされる。
第１図におい°ζ、低次側信号のデータａはそのクロッ
クｂの周波数と位相でバッファメモリ１に書き込まれ、
クロックｂは位相Ｊし殿／＋：’ｔ ３で読出しクロッ
クｄと常に位相比較される。クロックｂはクロックＣが
低次側！！置を経由して入力されるのでりＩ：ＪツクＣ
と周波数は同じであるが配線長のため位相は異なる。ク
ロックＣは高次側信号クロックｋを基にして次の如く発
生される。すなわちクロックにの周波数は分周器７でフ
レーム構成に必要な基本周波数に分周され（第２図のフ
レーム構成では１／８、い、ｌ／８５の分周）、スタッ
フ制ｆａｌｌ ｒｆｌ１６では一定のスタッフ率（第２
図の例では３／８ ＞になるようスタッフ制御（スタッ
フパルスの挿入とクロックの抜歯）が行われる。スタッ
フ制御部６の出力パルス列ｆはスタッフィングの結果、
出抜はパルスとなるがＰＬＬ回路５でその位相が平均化
され低次側信号クロックｂと同し周波数のクロックＣが
出力される。また同時にスタッフ制御部６の出力はフレ
ーム信号発生部８を駆動して必要なフレーム信号をつく
りパルス挿入部９で第２図のようなフレームを構成する
のに用いられる。
クｂの周波数と位相でバッファメモリ１に書き込まれ、
クロックｂは位相Ｊし殿／＋：’ｔ ３で読出しクロッ
クｄと常に位相比較される。クロックｂはクロックＣが
低次側！！置を経由して入力されるのでりＩ：ＪツクＣ
と周波数は同じであるが配線長のため位相は異なる。ク
ロックＣは高次側信号クロックｋを基にして次の如く発
生される。すなわちクロックにの周波数は分周器７でフ
レーム構成に必要な基本周波数に分周され（第２図のフ
レーム構成では１／８、い、ｌ／８５の分周）、スタッ
フ制ｆａｌｌ ｒｆｌ１６では一定のスタッフ率（第２
図の例では３／８ ＞になるようスタッフ制御（スタッ
フパルスの挿入とクロックの抜歯）が行われる。スタッ
フ制御部６の出力パルス列ｆはスタッフィングの結果、
出抜はパルスとなるがＰＬＬ回路５でその位相が平均化
され低次側信号クロックｂと同し周波数のクロックＣが
出力される。また同時にスタッフ制御部６の出力はフレ
ーム信号発生部８を駆動して必要なフレーム信号をつく
りパルス挿入部９で第２図のようなフレームを構成する
のに用いられる。
さて、前述のごとく位相比較器３ば入力書込みクロック
ｂと読出しクロックｄの位相を比較するがクロックｄの
位相は比較器出力Ｃにより切換器２で遅延回路ｇを切替
えて変えられる。１２１Ｉらスタッフ制御部出力パルス
ｆに必要な遅延量を与えて、クロックｄの位相をクロッ
クしに合致させる。バッファメモリ１に書き込まれたデ
ータ信号はクロックｄで読出され、データｈとし°（パ
ルス挿入部９に送られる。パルス挿入部９では前述のご
とくデータにフレーム信号が挿入され第２図のようなフ
レームが構成され、同期化データ出カフとして伝送路に
出力される。伝送路に出力されたデータ出カフは第１図
（ｂｌの受信□側に送られ夫々同期化データ入力（１お
よびそれより抽出された同期化クロック人力ｒとなる。
ｂと読出しクロックｄの位相を比較するがクロックｄの
位相は比較器出力Ｃにより切換器２で遅延回路ｇを切替
えて変えられる。１２１Ｉらスタッフ制御部出力パルス
ｆに必要な遅延量を与えて、クロックｄの位相をクロッ
クしに合致させる。バッファメモリ１に書き込まれたデ
ータ信号はクロックｄで読出され、データｈとし°（パ
ルス挿入部９に送られる。パルス挿入部９では前述のご
とくデータにフレーム信号が挿入され第２図のようなフ
レームが構成され、同期化データ出カフとして伝送路に
出力される。伝送路に出力されたデータ出カフは第１図
（ｂｌの受信□側に送られ夫々同期化データ入力（１お
よびそれより抽出された同期化クロック人力ｒとなる。
同期化データ人力ｑは同期部１５でフレーム同期パルス
（Ｆ）が除かれデータのみが信号ｐとなりハソソ）′メ
モリ１１に書き込まれる。一方、同期化クロック人力ｒ
は分周器１４で分周され、フレーム同期パルスの抽出タ
イミングを同期部１５に出力すると同時にデスタッフ制
御部１３にバッファメモリ１１へのデータ書込みタイミ
ングを出力する。本発明ではフレーム同期パルス（Ｆパ
ルス）の１７． 、！、；列の中に送信側のスタッフパ
ルス挿入のイ１°無の情報が含まれ、Ｆパルスがスタッ
フ指定パルス（Ｓパルス）の役目をする。第２図（ｂ）
のＳｌｉパルスはＳパルスの先頭ビットの符号列１０１
０１０１１と同じ符号列で送出されるのでデスタッフ制
御部１３はＳ１＋パルスの符号・列からＳパルス相当の
情報が得られる。即ら可変パルス（Ｖパルス）の有効、
無効を判…１する情報がｉＳｌられる。ＳＦパルスの符
号が１のときはスタッフパルス無しを表すの□でその時
の■パルスは有効、逆にＳｔ’パルスの符号がＯのとき
はスタッフパルス有りを表すのでその時のＶパルスは無
効と判断される。
（Ｆ）が除かれデータのみが信号ｐとなりハソソ）′メ
モリ１１に書き込まれる。一方、同期化クロック人力ｒ
は分周器１４で分周され、フレーム同期パルスの抽出タ
イミングを同期部１５に出力すると同時にデスタッフ制
御部１３にバッファメモリ１１へのデータ書込みタイミ
ングを出力する。本発明ではフレーム同期パルス（Ｆパ
ルス）の１７． 、！、；列の中に送信側のスタッフパ
ルス挿入のイ１°無の情報が含まれ、Ｆパルスがスタッ
フ指定パルス（Ｓパルス）の役目をする。第２図（ｂ）
のＳｌｉパルスはＳパルスの先頭ビットの符号列１０１
０１０１１と同じ符号列で送出されるのでデスタッフ制
御部１３はＳ１＋パルスの符号・列からＳパルス相当の
情報が得られる。即ら可変パルス（Ｖパルス）の有効、
無効を判…１する情報がｉＳｌられる。ＳＦパルスの符
号が１のときはスタッフパルス無しを表すの□でその時
の■パルスは有効、逆にＳｔ’パルスの符号がＯのとき
はスタッフパルス有りを表すのでその時のＶパルスは無
効と判断される。
デスタッフ制御部１３はこの判断により有効パルスはバ
ッファメモリ１１へ店込まれ、無〃Ｊパルスは店、込み
が中止される。このようにしてデスタッフ制御部１３の
出力の書込みクロックｎば出抜＆Ｊのクロックパルス群
となるが受信１） Ｌ Ｌ回路１２により位相が平均化
され、その出力として元の低次側信号クロックｍが復元
される。この復元されたクロックｍでメモリ１１のデー
タがｉＪｅ出され低次側データ出力ｅが得られる。
ッファメモリ１１へ店込まれ、無〃Ｊパルスは店、込み
が中止される。このようにしてデスタッフ制御部１３の
出力の書込みクロックｎば出抜＆Ｊのクロックパルス群
となるが受信１） Ｌ Ｌ回路１２により位相が平均化
され、その出力として元の低次側信号クロックｍが復元
される。この復元されたクロックｍでメモリ１１のデー
タがｉＪｅ出され低次側データ出力ｅが得られる。
（ｒ）発明の効果
以上実施例で詳述したごとく、本発明によれば変換同期
化のためのイ」加パルスの数を少なくできるので低次側
信号と１１１＋次側信号の周波数変換比が小さい場合で
も能率よくフレームを構成できる効果がある。
化のためのイ」加パルスの数を少なくできるので低次側
信号と１１１＋次側信号の周波数変換比が小さい場合で
も能率よくフレームを構成できる効果がある。
第１図（ａ）は送信側回路、ｆｂｌは受信側回路のブロ
ック図、第２図＋ａｌは主フレーム構成、（ｂｌ、（Ｃ
）はサブ。 フレーム構成のパルス配置図である。 第１図において、１は送信バッファメモリ、２は切替器
、３は位相比較器、４ば遅延回路、５は送信ＰＬＬ、６
はスタッフ制御部、７は分周器、８はフレーム（３号発
生部、９はパルス挿入部、１１は受信ハンファメモリ、
１２は受信ＰＬＬ、１３はデスタッフ制御部である。
ック図、第２図＋ａｌは主フレーム構成、（ｂｌ、（Ｃ
）はサブ。 フレーム構成のパルス配置図である。 第１図において、１は送信バッファメモリ、２は切替器
、３は位相比較器、４ば遅延回路、５は送信ＰＬＬ、６
はスタッフ制御部、７は分周器、８はフレーム（３号発
生部、９はパルス挿入部、１１は受信ハンファメモリ、
１２は受信ＰＬＬ、１３はデスタッフ制御部である。
Claims (1)
- 【特許請求の範囲】 １、低次側のＰＣＭ多重信号のフレーム構成を変えスタ
ッフパルスを挿入するごとによって高次側のＰＣＭ多重
信号に変換し伝送する周波数変換同期伝送方式において
、フレーム構成の基本周波数を高次側ＰＣＭ多電信号の
クロック周波数より分周してめ、スタッフパルス挿入の
割合が一定となるようスタッフ制御し、スタッフ指定パ
ルスの周期がフレーム同期の周期と同しになるようにフ
レームを構成し”ζスタッフパルスの状態を伝送し、受
信側ではフレーム同期パルスによってデスタッフ制御し
元の低次側ＰＣＭ多重信号に復号することを特徴とした
周波数変換同期伝送方式。 ２、低次側のＩ）ＣＭＭ多重信号フレーム構成を変えス
タッフパルスをｊｉｌｔ入することににって高次側のＩ
） ＣＭ多重信号に変換し伝送する周波数変換同期伝送
方式において、フレーム構成の基本周波数を高次側ＰＣ
Ｍ多重信号のクロック周波数より分周してめ、スタッフ
パルス挿入の割合が一定となるようスタッフ制御し、ス
タッフ指定パルスの符号列の一部分をフレーム同期に同
期さゼでスタッフパルスの状態を伝送し、受信側では該
符号列の一部分よりスタッフ指定パルスの全符号列をｊ
＋＋生しデスタッフ制御して元の低次側ＰＣＭ多電信号
に復号することを特徴とした周波数変換同期伝送方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195593A JPH069346B2 (ja) | 1983-10-19 | 1983-10-19 | 同期伝送のための周波数変換方法 |
| CA000465727A CA1262937A (en) | 1983-10-19 | 1984-10-18 | Frequency converter |
| DE8484112651T DE3482540D1 (de) | 1983-10-19 | 1984-10-19 | Frequenzwandler fuer multiplexsystem unter verwendung des stopfverfahrens. |
| EP84112651A EP0142723B1 (en) | 1983-10-19 | 1984-10-19 | Frequency converter for multiplex system using pulse-stuffing |
| US06/728,191 US4885746A (en) | 1983-10-19 | 1985-04-29 | Frequency converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195593A JPH069346B2 (ja) | 1983-10-19 | 1983-10-19 | 同期伝送のための周波数変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6087539A true JPS6087539A (ja) | 1985-05-17 |
| JPH069346B2 JPH069346B2 (ja) | 1994-02-02 |
Family
ID=16343725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195593A Expired - Lifetime JPH069346B2 (ja) | 1983-10-19 | 1983-10-19 | 同期伝送のための周波数変換方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4885746A (ja) |
| EP (1) | EP0142723B1 (ja) |
| JP (1) | JPH069346B2 (ja) |
| CA (1) | CA1262937A (ja) |
| DE (1) | DE3482540D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697759B2 (ja) * | 1985-10-16 | 1994-11-30 | 株式会社日立製作所 | デジタル信号の同期化方式 |
| ATE90490T1 (de) * | 1987-03-17 | 1993-06-15 | Antonio Cantoni | Jitterregelung in digitalen uebertragungsstrecken. |
| JPH0693667B2 (ja) * | 1988-08-03 | 1994-11-16 | 富士通株式会社 | 同期多重方式 |
| DE3922897A1 (de) * | 1989-07-12 | 1991-01-17 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
| FR2675924B1 (fr) * | 1991-04-25 | 1993-12-24 | Innovatron Sa | Systeme d'echange de donnees entre un objet electronique accouple a un dispositif de transfert a debits de donnees distincts, objet inserable et dispositif de transfert correspondants. |
| JP3078183B2 (ja) * | 1994-09-26 | 2000-08-21 | 沖電気工業株式会社 | データ受信装置 |
| US5757869A (en) * | 1995-07-28 | 1998-05-26 | Adtran, Inc. | Apparatus and method for detecting frame synchronization pattern/word in bit-stuffed digital data frame |
| CN101322181B (zh) * | 2005-11-30 | 2012-04-18 | 艾利森电话股份有限公司 | 有效的语音流转换方法及装置 |
| US8880928B2 (en) * | 2008-04-11 | 2014-11-04 | Thinklogical, Llc | Multirate transmission system and method for parallel input data |
| US9026434B2 (en) * | 2011-04-11 | 2015-05-05 | Samsung Electronic Co., Ltd. | Frame erasure concealment for a multi rate speech and audio codec |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE638811A (ja) * | 1962-10-18 | |||
| CH504818A (de) * | 1968-12-11 | 1971-03-15 | Standard Telephon & Radio Ag | Verfahren zur Datenübertragung über einen Kanal einer PCM-Nachrichtenanlage |
| US3946161A (en) * | 1970-10-26 | 1976-03-23 | Communications Satellite Corporation | Distributed bit stuff decision transmission |
| US3825899A (en) * | 1971-08-11 | 1974-07-23 | Communications Satellite Corp | Expansion/compression and elastic buffer combination |
| FR2269246B1 (ja) * | 1974-04-25 | 1976-12-17 | Cit Alcatel | |
| US4010325A (en) * | 1975-10-30 | 1977-03-01 | Gte Automatic Electric Laboratories Incorporated | Framing circuit for digital signals using evenly spaced alternating framing bits |
| US4596026A (en) * | 1983-05-09 | 1986-06-17 | Raytheon Company | Asynchronous data clock generator |
| CA1232693A (en) * | 1985-09-05 | 1988-02-09 | Alan F. Graves | Network multiplex structure |
-
1983
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-
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-
1985
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| Publication number | Publication date |
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