JPS6086593A - Display controller - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、イメージ情報とコード情報とを合成して表示
する表示制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a display control device that combines and displays image information and code information.

〈口）従来技術 文書情報の形態として、スキャナ回路によって得られる
イメージ情報と、キーボードから得られるコード情報と
が存在する。そして、これら画情報を合成してＣＲＴに
表示する表示制御装置としＴ第１図のような装置が提案
きれている。(Example) Conventional technology There are two forms of document information: image information obtained by a scanner circuit and code information obtained from a keyboard. A device as shown in FIG. 1 has been proposed as a display control device that synthesizes these image information and displays it on a CRT.

同図において、スキャナ（１）は原稿を光学的にライン
走査することによって１ラインＮドツト・のイメージ情
報を形成し、断るイメージ情報を走査順次に画像メモリ
（２）へ出力する。この時、スキャナ（１）は同時に読
み取りクロック信号をＮ進カウンタから成るアドレス発
生回路（３）へ出力し、℃おり、アドレス発生回路（３
）はシーケンシへ・ルなアドレス信号を発生し、画像メ
モリ（２）へ出力している。従って、イメージ情報は、
画像メモリ（２）内へ順次記憶されることとなる。In the figure, a scanner (1) forms image information of one line of N dots by optically line-scanning a document, and outputs the rejected image information to an image memory (2) in scanning order. At this time, the scanner (1) simultaneously outputs the read clock signal to the address generation circuit (3) consisting of an N-ary counter,
) generates a sequential address signal and outputs it to the image memory (2). Therefore, the image information is
The images will be sequentially stored in the image memory (2).

一方、キーボード（４）のキーを押下することにより出
力されるコード情報は、キャラクタレエ不レーク（５）
にてキャラクタ情報に変換される。そして、アドレス指
示回路（６）にて発生きれたアドレス情報に基いて、ア
ドレス発生回路（３）はト記キャラクタ情報の書き込み
アドレス信号を発生する。従って、斯るアドレス信号に
指示された画像メモリ（２）内のアドレスに情報が記憶
される。On the other hand, the code information output by pressing the key on the keyboard (4) is
is converted into character information. Then, based on the address information generated by the address instruction circuit (6), the address generation circuit (3) generates a write address signal for character information. Therefore, information is stored at the address in the image memory (2) indicated by the address signal.

こうして、画像メモリ（２）はスキャナ（１）力１ら得
られたイメージ情報と、キー；ｌニード（４）力）らｆ
）られたコード情報とを合成して記憶して才３す、この
内容をＣＲＴ＜７）にて表示することるこより、イメー
ジ情報とコード情報との合成表示がＴＩ能となる。Thus, the image memory (2) stores the image information obtained from the scanner (1) force 1 and the key;
), the image information and the code information are combined and stored, and this content is displayed on a CRT (<7), thereby making it possible to display the image information and the code information in combination.

然し乍ら、斯る構成において、イメージ情報とフード情
報とは１つのメモリ内で合成され、表示きれるため、こ
の合成後にこれら情報を個’ＪＩＪｒこ表示することは
不可能となる。However, in such a configuration, image information and food information can be combined and displayed within one memory, so it is impossible to display these pieces of information individually after this combination.

また、スキャナ（１）から得られるイメージ情報は、ア
ドレス発生回路（３）から発生きれるシーケンシ〜ルな
アドレス信号により、走査された順序で画像メモリ（２
）内に入力されるため、この入力前にキーボード（４）
から入力されたコード情報Ｉま全てイメージ情報に置換
され、合成されたｆ＃報を表示するためには、必ずイメ
ージ情報を最初しこ画像メモリ（２）に入力しなければ
ならなし）。Further, the image information obtained from the scanner (1) is transferred to the image memory (2) in the scan order by sequential address signals generated from the address generation circuit (3).
), so the keyboard (4) is entered before this input.
In order to display the combined f# information in which the code information I inputted from the image memory (2) is completely replaced with image information, the image information must first be input into the image memory (2).

（ハ）発明の目的 本発明の目的は、イメージ情報、コード情報およびこれ
ら画情報の合成情報の１つを任意に表示できると共に、
イメージ情報とコード情報との入力順序に拘束きれる必
要のない表示制御装置を提供することにある。(C) Object of the Invention An object of the present invention is to be able to arbitrarily display one of image information, code information, and composite information of these image information;
It is an object of the present invention to provide a display control device that does not require restrictions on the input order of image information and code information.

（ニ）発明の構成 本発明の表示制御装置は、イメージ情報の形態で入力さ
れる情報を記憶する第１メモリと、コード情報の形態で
入力される情報を記憶する第２メモリと、上記第１メモ
リおよび第２メモリの情報を読み出すべくアドレス信号
を発生するアドレス発生回路と、上記第１メモリおよび
第２メモリから読み出きれた情報を入力し、該情報を個
別にもしくは合成して出力する表示制御回路と、該表示
制御回路の出力を表示する表示手段とをＪ（備したこと
を特徴とする。(D) Configuration of the Invention The display control device of the present invention includes a first memory that stores information input in the form of image information, a second memory that stores information input in the form of code information, and a second memory that stores information input in the form of code information. an address generation circuit that generates an address signal to read out information in the first memory and the second memory, inputs the information that has been read out from the first memory and the second memory, and outputs the information individually or in combination. It is characterized by comprising a display control circuit and display means for displaying the output of the display control circuit.

（ネ）実施例 第２図に本発明の一実施例を示ｆ６ スキヤナ（１０）で原稿を光学的にライン走査すること
によって、１ラインがＮドツトから成るイメージｆ青報
が形成される。そして、このイメージ情報は第１メモリ
（１１）へ入力されるが、この時スキャナ（１０）は第
１Ｎ道カウンタ（１２）へイメージ情報のドツト数に対
応したクロック信号ＣＫｌ　を出力しており、第１Ｎ進
カウンタ（１２）はシーケンシへ・ルなアドレス１１号
を発生している。従って、イメージ情報は、アドレス信
号に支持された第１メモリ（１１）内のアドレスに記憶
される。(F) Embodiment FIG. 2 shows an embodiment of the present invention. By optically scanning lines of a document with an f6 scanner (10), an image f-brochure is formed in which one line consists of N dots. This image information is then input to the first memory (11), but at this time the scanner (10) is outputting a clock signal CKl corresponding to the number of dots of the image information to the first N-way counter (12). The first N-ary counter (12) generates sequential address No. 11. Therefore, the image information is stored at the address in the first memory (11) supported by the address signal.

一方、キーボード（１３）のキーを押下することによっ
て出力されるコード情報は、キャラクタジェネレータ（
１４）にてキャラクタ情報に変換される。On the other hand, the code information output by pressing a key on the keyboard (13) is generated by the character generator (
14), it is converted into character information.

アドレス指示回路（１５）は上記キャラクタ情報を書き
込む第２メモリ（１７）のアドレスをアドレス発生回路
（１６）へ指示する。アドレス発生回路（１６）は断る
指示に基づきアドレス信号を発生すると、上記キャラク
タ情報は第２メモリ（１７）内に記憶される。The address instruction circuit (15) instructs the address generation circuit (16) of the address of the second memory (17) in which the character information is to be written. When the address generation circuit (16) generates an address signal based on the refusal instruction, the character information is stored in the second memory (17).

以下、上述のキャラクタ情報の記憶動作をより詳しく説
明する。今、キャラクタ情報は２４Ｘ２９ＮＸＭビット
から成り、そして、キＡ・ラクタｆｎ報は第３図に示す
如くＸ番地を基準にライン順次−ＣＩＦットづつ記憶き
れるものとする。Hereinafter, the above-mentioned character information storage operation will be explained in more detail. It is now assumed that the character information consists of 24 x 29 N x M bits, and that the character fn information can be stored line-by-CIF bit by line based on the X address as shown in FIG.

キーボード（１３）よりコード情報を入力すると−１（
に斯るフード情報の書き込み位置を指定１゛ると、アド
レス指示回路（１５）はＸ番地のアドレス信号をストロ
ーブ信号ＳＴと共にＮ７１０算回路（３０）および第２
Ｎ進カウンタ（３１）へ出力する。従って、Ｘ番ｊ也の
アドレスがＮ加算回路（３０）および第２Ｎ進力１ンン
タ（３１）にセットされる。また、スト１Ｊ−プ（Ｋ号
ＳＴは２９進カウンタ（３２）にも入力されており、２
９進カウンタ（３２）はリセ・ストされる。ここで、２
９進カウンタ（３２）は計数状態が２９の時に（Ｎ号を
ｌＪｉツノ′４−る、こうして、キャラクタ情報の１ド
・ストｈ＜第２メモリのＸ番地に書き込まれる。When you enter code information from the keyboard (13), -1 (
When the writing position of the food information is designated 1, the address instruction circuit (15) sends the address signal of the address X together with the strobe signal ST to the N710 arithmetic circuit (30) and the second
Output to the N-ary counter (31). Therefore, the address of No. In addition, the stop 1 J-pu (K ST is also input to the 29-decimal counter (32),
The 9-decimal counter (32) is reset. Here, 2
When the counting state of the 9-ary counter (32) is 29, the number N is written to address X in the second memory.

Ｎ進カウンタ（３１）へ印加されると、第２Ｎ進カーン
ンタ（３１）は、クロック信号ＣＫｚを加算計数し、そ
の結果をアドレス信号として出力することとなる、キャ
ラクタ情報はクロック発生器（３３）から発生きれるク
ロック信号ＣＫ、に同期してキャラクタジェネレータ（
１４〉から出力され、断るアドレス信号に従って、Ｘ番
地から順次Ｘ＋１番地、Ｘ＋２番地・・・に１ドツトづ
つ記憶される。クロック信号ＣＫ、はアンドゲート（３
５）を介して２４進カウンタ（３４）へも印加されてお
り、このカウンタ（３４）は計数状態が２４になると、
信号をＮ加算回路（３０）および第２Ｎ進カウンタ（３
１）に出力する。　Ｎ７１０算回路（３０）は斯る信号
に基いてその内容（今の場合、Ｘ番地のアドレス）にＮ
を加算し、第２Ｎ進カウンタ（３１）に出力する。この
内容は２４進カウンタ（３４）からの信号によって第２
Ｎ進カウンタ（３１）にセットされる。第２Ｎ進カウン
タ（３１）はこうして新たにセットされた値をアドレス
信号として出力し、その後、クロック信号ＣＫｚを加算
計数し、その結果をアドレス信号として出力する。When applied to the N-ary counter (31), the second N-ary counter (31) adds and counts the clock signal CKz and outputs the result as an address signal.The character information is sent to the clock generator (33). The character generator (
14>, and one dot at a time is stored in order from address X to address X+1, address X+2, and so on in accordance with the address signal to decline. The clock signal CK is an AND gate (3
5) is also applied to the 24-decimal counter (34), and when the counting state of this counter (34) reaches 24,
The signal is sent to the N adder circuit (30) and the second N-ary counter (3
1) Output. Based on this signal, the N710 arithmetic circuit (30) inputs N to its contents (in this case, the address of address X).
is added and output to the second N-ary counter (31). This content is transferred to the second
It is set in the N-ary counter (31). The second N-ary counter (31) outputs the newly set value as an address signal, then adds and counts the clock signal CKz, and outputs the result as an address signal.

ここで、２４進カウンタ（３４）の出力は２９進カウン
タ（３２）へも出力され、２９進カウンタ（３２）にカ
ウントアツプされる。Here, the output of the 24-decimal counter (34) is also output to the 29-decimal counter (32), and is counted up by the 29-decimal counter (32).

上述の動作は２９進カウンタ（３２）の計数状態が２９
になるまでくり返し行なわれる。２９進カウン〃（３２
）の計数状態が２９になると、２９進カウンタ（３２）
はその後、不所望な情報が第２メモリ（１７）に記憶き
れるのを防止するために信号をインバータ〈３６）を介
してアンドゲート（３５）に印加することにより、クロ
ック信号ＣＫｚが第２Ｎ進カウンタ（３１）に入力きれ
ないようにする。ここでキャラクタ情報の全てが第２メ
モリ（１７）に記憶されたこととなる。即ち、第２Ｎ進
カウンタ（３１）はＸ番地、Ｘ十を番地、・・・、Ｘ＋
２３番地、Ｘ＋Ｎ番地、・・・、Ｘ＋２８Ｎ番地、・・
・、Ｘ＋２８Ｎ＋２３番地のアドレス信しを順次発生し
たこととなる。The above operation is performed when the counting state of the 29-decimal counter (32) is 29.
This is repeated until the 29-decimal counter〃(32
) becomes 29, the 29-decimal counter (32)
Then, in order to prevent undesired information from being stored in the second memory (17), the clock signal CKz is changed to the second N-digit by applying a signal to the AND gate (35) via the inverter (36). Make sure that the counter (31) cannot be filled with input. All of the character information is now stored in the second memory (17). That is, the second N-ary counter (31) has address X, X0 as address, . . . , X+
Address 23, Address X+N,..., Address X+28N,...
. , X+28N+23 addresses are sequentially generated.

上述した如く、スキャナ（１０）にて得られたイメージ
情報およびキーボード（１３）から発生された：Ｊ−ド
情報は、夫々第１メモリ（１１）および第２メモリ〈１
７〉に個別に記憶きれたこととなる。As mentioned above, the image information obtained by the scanner (10) and the J-code information generated from the keyboard (13) are stored in the first memory (11) and the second memory (1), respectively.
7〉 will be able to memorize them individually.

第１メモリ（１１）および第２メモリ（１７）に記憶さ
れた情報は、第３Ｎ進カウンタ（１８）から発生される
信号に基いて、同時に読み出きれ、出力制御回路（１９
）へ出力きれる。ここで、第３Ｎ進カウンタ（１Ｂ）は
ドツトクロック発生器（２０）から発生されるクロック
信号ＣＫ、を入力して、シーケンシャルなアドレス信号
を第１メモリ（１１）および第２メモリ（１７）に対し
て発生している。こうして、第１メモリ（１１）および
第２メモリ（１７）から読み出された画情報は出力制御
回路（１９）へ入力場れると、出力制御回路（１９）は
制御信号ＡおよびＢに基いて、画情報が合成されて、あ
るいは個別にＣＲＴ　（２１）に表示きれる。このとき
、ドツトクロツタ発生器（２０）から発生されるクロッ
ク信号ＣＫ、は、Ｈ・Ｖ発生器（２２）へ印加され、）
ｌ−Ｖ発生器（２２）は水平同期信号および垂直同期信
号を形成してＣＲＴ　（２１）へ出力し工おり、出力制
御回路（１９）から出力される情報はＣＲＴ　（２１）
上で正常に表示きれる。The information stored in the first memory (11) and the second memory (17) can be read out simultaneously based on the signal generated from the third N-ary counter (18), and the information stored in the output control circuit (19) can be read out simultaneously.
) can be output. Here, the third N-ary counter (1B) inputs the clock signal CK generated from the dot clock generator (20) and sends sequential address signals to the first memory (11) and the second memory (17). It is occurring against. In this way, when the image information read from the first memory (11) and the second memory (17) is input to the output control circuit (19), the output control circuit (19) operates based on the control signals A and B. , image information can be combined or individually displayed on a CRT (21). At this time, the clock signal CK generated from the dot clock generator (20) is applied to the H/V generator (22).
The l-V generator (22) forms a horizontal synchronizing signal and a vertical synchronizing signal and outputs them to the CRT (21), and the information output from the output control circuit (19) is transmitted to the CRT (21).
It can be displayed normally above.

第４図に出力制御回路〈１９）の具体的構成を示す、信
号ｌｓＩおよびＣより、第１メモリ（１１）の内容（イ
メージ情報）および第２メモリ（１７）の内容（コード
情報）が入力される。そしてこのイメ−されると共に、
イメージ情報はアントゲ−）・（４２）の−入力端へ、
またコード情報はアンドゲート（４３）の−入力端へ印
加きれる。オアゲート（４０）の出力はアンドゲート（
４１）の−入力端へ印加される。Figure 4 shows the specific configuration of the output control circuit (19).The contents of the first memory (11) (image information) and the contents (code information) of the second memory (17) are input from the signals lsI and C. be done. And with this image,
The image information is sent to the input terminal of Antogame) (42),
Further, the code information can be applied to the - input terminal of the AND gate (43). The output of the OR gate (40) is the AND gate (
41) is applied to the − input terminal.

アンドゲート（４１）の他入力端には信号Ａが、またア
ンドゲート（４２）（４３）の他入力端には信号Ａがイ
ンバータ（４４＞（４５＞を介して夫々印加される。ま
たアンドゲート（４２）の出力はアンドゲート（４６）
の−入力端へ、更にアンドゲート（４３）の出力はアン
ドゲート（４７）の−入力端へ、夫々印加される。アン
ドゲート（４７）の他入力端には信号Ｂが、またアンド
ゲート（４６）の他入力端にはインバータフ４８）を介
してｆＢ号Ｂが、夫々印加きれる。モして、アンドゲー
ト（４１）（４６）（４７）の出力はオアゲート（４９
）に印加され、このオアゲート（４９）の出力がＣＲＴ
　（２１）に印加きれることとなる。Signal A is applied to the other input terminal of the AND gate (41), and signal A is applied to the other input terminals of the AND gates (42) and (43) via an inverter (44>(45>). The output of gate (42) is AND gate (46)
Further, the output of the AND gate (43) is applied to the - input terminal of the AND gate (47), respectively. The signal B is applied to the other input terminal of the AND gate (47), and the fB signal B is applied to the other input terminal of the AND gate (46) via the inverter 48). Therefore, the outputs of AND gates (41), (46), and (47) are OR gates (49
), and the output of this OR gate (49) is applied to the CRT
(21) can be applied completely.

而して、第５図（ａ）および（ｂ）に示すイメージ情報
およびフード情報が信号線ＩおよびＣがら夫々入力され
ると、これら画情報はオアゲート（４て、信号Ａが１の
時、斯る合成諮れた情報がアンドゲート〈４１）および
オアゲート（４９）を介してＣＲＴ（２１〉に表示され
る。When the image information and food information shown in FIGS. 5(a) and 5(b) are input from signal lines I and C, respectively, these image information are processed through an OR gate (4) when signal A is 1, The synthesized information is displayed on the CRT (21) via an AND gate (41) and an OR gate (49).

一方、言号Ａが０、信号Ｂが０の時、イメージ情報がア
ンドゲート（４２）（４６＞およびオアゲート（４９）
を介してＣＲＴ　（２１）に表示される。また、信号Ａ
が０１信号Ｂが１の時、フード情報がアンドゲート（４
３）（４７）およびオアゲート（４９）を介してＣＲＴ
　Ｃ２１）に表示される。On the other hand, when word A is 0 and signal B is 0, the image information is AND gate (42) (46>) and OR gate (49).
is displayed on the CRT (21) via. Also, signal A
is 01 When signal B is 1, food information is AND gate (4
3) CRT via (47) and or gate (49)
C21).

第６図に本発明の他の実施例を示す。断る実施例では、
キーボード（１３）から入力されたフード情報は、フー
ドの形態で第２メモリ（１７）に記憶され、その後第２
メモリ（１７）から情報を読み出した時にキャラクタジ
ェネレータ（１４）にてキャラクタ情報に変換されてＣ
ＲＴ　（２１）に表示きれる。なお、第２図と同一部分
には同一番号を付している。FIG. 6 shows another embodiment of the invention. In the example of refusing,
The food information entered from the keyboard (13) is stored in the second memory (17) in the form of a food, and then stored in the second memory (17).
When information is read out from the memory (17), it is converted into character information by the character generator (14) and converted into C
It can be displayed in RT (21). Note that the same parts as in FIG. 2 are given the same numbers.

同図において、スキャナ（１０）で形成されたイメージ
情報は、第１Ｎ進カウンタ（１２）の発生するアドレス
信号に基いて第１メモリ（１１）へ記憶される。In the figure, image information formed by a scanner (10) is stored in a first memory (11) based on an address signal generated by a first N-ary counter (12).

また、キーボード（１３）から入力されるコード情報は
コードの形態で第２メモリ（１７）へ記憶される。この
時、アドレス指示回路（１５）は上記フードの記憶アド
レスを発生している。Further, code information input from the keyboard (13) is stored in the second memory (17) in the form of a code. At this time, the address instruction circuit (15) is generating the storage address of the hood.

第１メモリ（１１）および第２メモリ（１７）の情報の
読み出しは、読出アドレス発生回路（５０）が発生する
アドレス信号に基いて行なわれる。この時、読出アドレ
ス発生回路（５０）は第２メモリ（１７）に記憶された
コードを読み出すためのアドレス信号を発生しているた
め、第１メモリ（１１）の情報を読み出すために：′１
士、上記アドレス信号をアドレス変換回路（５１）にて
、シーケンシャルな信号に変換する。Reading of information from the first memory (11) and the second memory (17) is performed based on an address signal generated by a read address generation circuit (50). At this time, the read address generation circuit (50) is generating an address signal for reading the code stored in the second memory (17), so in order to read the information in the first memory (11): '1
Next, the address signal is converted into a sequential signal by an address conversion circuit (51).

即ち、第２メモリ（１７）に記憶されたコー１°の１つ
を読み出すためのアドレス信号が読出アドレス指示回路
（５０）から発生諮れると、アドレス変換回路（５１）
はこのアドレス信号を第１メモリ（１１）に記憶された
イメージ情報の１つのキャラクタを読み出すアドレス信
号に変換する。That is, when an address signal for reading out one of the lines stored in the second memory (17) is generated from the read address instruction circuit (50), the address conversion circuit (51)
converts this address signal into an address signal for reading out one character of the image information stored in the first memory (11).

そして、第２メモリ（１７）から読み出きれたコードは
、キャラクタジェネレータ（１４）でキャラクタ情報に
変換される。　− こうして、第１メモリ（１１）および第２メモリ（１７
）から読み出されたイメージ情報およびコード情報は、
表示制御回路（１９）にて個別に、もしくは合成されて
、そしてＣＲＴ（２１）にて表示いれることとなる。Then, the code completely read out from the second memory (17) is converted into character information by the character generator (14). - Thus, the first memory (11) and the second memory (17)
) The image information and code information read from
They are individually or combined in a display control circuit (19) and then displayed on a CRT (21).

断る実施例において、第２メモリ（１７）はフードを記
憶するため、その記憶容量は小さいものでよい。In this embodiment, the second memory (17) stores the food, so its storage capacity may be small.

（へ）発明の効果 本発明によれば、イメージ情報とコード情報とを個別に
記憶するメモリを設けたので、イメージ情報、コード情
報およびこれら画情報の合成情報の１つを任意に表示す
ることができる。更に、イメージ情報およびコード情報
の入力順序に拘束きれる必要がなくなる。(f) Effects of the Invention According to the present invention, since a memory for separately storing image information and code information is provided, it is possible to arbitrarily display one of the image information, the code information, and the composite information of these image information. I can do it. Furthermore, there is no need to be constrained by the input order of image information and code information.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来例を示すブロック回路図、第２図乃至第６
図は本発明の実施例を示し、第２図は一実施例を示すブ
ロック回路図、第３図は第２メモリを示す模式図、第４
図は出力制御回路を示す回路図、第５図（ａ）乃至（ｃ
）は、夫々イメージ情報、コード情報およびその合成情
報を示す模式図、第６図は他の実施例を示すブロック回
路図である。 （１０）・・・スキャナ、（１１）・・・第１メモリ、
（１３）・・・キーボード、（１７）・・・第２メモリ
、（１８）・・・第３Ｎ進カウンタ、 （１９）・・・出力制御回路、（２１）・・・ＣＲＴ、
（５０）・・・読出アドレス発生回路。 第３図 第４図 、１９ ’　”　’　ｌ　ｂ　ＩＬ　（’　） 第６図Figure 1 is a block circuit diagram showing a conventional example, Figures 2 to 6
The figures show an embodiment of the present invention, FIG. 2 is a block circuit diagram showing one embodiment, FIG. 3 is a schematic diagram showing the second memory, and FIG.
The figure is a circuit diagram showing the output control circuit, and Figures 5 (a) to (c)
) are schematic diagrams showing image information, code information, and their combination information, respectively, and FIG. 6 is a block circuit diagram showing another embodiment. (10)...Scanner, (11)...First memory,
(13)...keyboard, (17)...second memory, (18)...third N-ary counter, (19)...output control circuit, (21)...CRT,
(50)...Read address generation circuit. Figure 3 Figure 4, 19 '''' l b IL (' ) Figure 6

Claims (1)

【特許請求の範囲】[Claims] （１）イメージ情報の形態で入力きれる情報を記憶する
第１メモリと、コード情報の形態で入力される情報を記
憶する第２メモリと、上記第１メモリおよび第２メモリ
の情報を読み出ずへ（アドレス信号を発生するアドレス
発生回路と、上記第１メモリおよび第２メモリから読み
出された情報を入力し、該情報を個別にもしくは合成し
工出力する表示制御回路と、該表示制御回路の出力を表
示する表示手段とを具備したことを特徴とする表示制御
装置。(1) A first memory that stores information that can be input in the form of image information, a second memory that stores information that can be input in the form of code information, and information in the first memory and second memory that cannot be read out. (an address generation circuit that generates an address signal; a display control circuit that inputs the information read from the first memory and the second memory and outputs the information individually or in combination; and the display control circuit 1. A display control device comprising: display means for displaying the output of the display controller.