JPS6085611A - 広帯域増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、増幅器に利用される広帯域増幅回路に関する
ものである。

（従来例の構成とその問題点） 従来ＦＥＴのケ゛−ト・ドレイン間に抵抗と容量を直列
に挿入した、いわゆる負帰還広帯域増幅回路、特にガリ
ウム砒素（ＧａＡｓ　）のＭＥＳＦＥＴを用いた負帰還
広帯域増幅回路は、ＶＨＦ帯およびＵＨＦ帯をカバーし
、入出力が５００あるいは７５Ωに整合された低雑音広
帯域増幅回路として周知である。一方テレビのチューナ
等のＲＦ増幅回路では、利得制御機能が要求される場合
が多い。この負帰還広帯域増幅回路をテレビチューナ等
のＲＦ増幅回路に用いる場合、ＶＨＦ帯における混変調
特性が問題であった。第１図にＧａＡｓのデュアルヶ”
−）ＦＥＴを用いた負帰還広帯域増幅回路の８００　Ｍ
Ｈｚと１００Ｍ１（ｚにおける１％の混変調特性を示す
。横軸は利得制御量で、縦軸は妨害信号強度である。８
００ＭＩＩＺでは２０　ｄＢないし３０　ｄＢの利得制
御時における妨害信号強度は約１１０　ｄＢμと良い値
を示し一’Ｃいる（ＤＫ対して、１．００　Ｍｌ（ｚ　
′ｃは約９５６　ｄＢμと値が悪くなるという問題があ
った。

（発明の目的） 本発明は、上記の問題点を解消し、広い周波数範囲にわ
たって、優れた混変調特性を有する広帯域増幅回路を提
供することである。

（発明の構成） 本発明の広帯域増幅回路は、ＦＥＴのデート・ドレイン
間に抵抗とコンデンサを直列に挿入した負帰還広帯域増
幅回路のソース端子とダイ′オードのアノード端子を接
続して、この端子のバイアスにより利得制御をかける構
成にすることにより、混変調特性の優れた広帯域増幅器
の作製を可能にするものである。

（実施例の説明） 本発明の実施例を第２図ないし第９図に基づいて説明す
る。

第２図は本発明の回路図である。図において、ｌは負帰
還広帯域増幅回路であり、２はＦＥＴ、３ハ帰還抵抗、
４は直流カット用のコンデンサ、５はダイオードである
。

第３図は、本発明の負帰還広帯域増幅回路１を実際に使
用する場合のバイアス回路も含めた構成例である。ここ
では、負帰還広帯域増幅回路１は、ＧａＡｓ　ＭＫＳＦ
ＥＴ　、帰還抵抗３（Ｒｆ＝３００Ω）、コンデンサ４
　（Ｃｆ＝　２０　ｐＦ　）からなる集積回路で、寸だ
ダイオード５ば５ｉｐ−ｉ−ｎダイオードで構成されて
いる。この図において、６は入力端子、７は出力および
ドレインバイアス端子、８は利得制御端子、９は直流カ
ット用コンデンサ、１ｏはゲートバイアス抵抗、１１は
ダイオードのバイアス抵抗、１２はパイ・ξスコンデン
ザ、１３はチョークコイルである。通常動作時には、利
得制御端子８、すなわちダイオード５のカソードをｏＶ
にし、ダイオ−１９５に十分に順方向のバイアスががが
った状態にする。この状態では、ダイオード５の内部抵
抗が小さいため、大きな利得が得られる。利得制御端子
８のバイアス電圧を上げていくことにより、ダイオード
５の順方向バイアスが小さくなり、ダイオード５の内部
抵抗が大きくなり、利得が制御される。

第４図は、上記実施例の回路の利得制御特性を示す図で
ある。横軸は利得制御端子電圧ＶＧＲ、縦軸は利得であ
る。ダイオード５としてｐ−１−ｎダイオードを用いた
場合、電圧に対する抵抗変化がなだらかであるため、利
得制御特性もなだらかになる。このため、混変調特性も
他のダイオードを用いた場合に比べて良くなる。

第５図は、上記実施例の回路の１チ混変調特性を示す図
である。横軸は利得制御量で′、゛縦軸は妨害信号強度
である。２０　ｄＢないし３０　ｄＢの利得制御時にお
ける妨害信号強度は８００　ＭＨｚ　、　１００ＭＨｚ
共に約１１０　ｄＢμとなっており、従来の回路に比べ
て１００　ＮｆＨｚ　、すなわちＶＨＦ帯において、混
変調特性が大幅に改善されている。

第６図は本発明の第２の実施例を示す回路図である。こ
こでは、第１の実施例に対して、ダイオード５が逆向き
に接続されている。このため、第１の実施例と異なるバ
イアス条件で利得制御を行なうことができる。一方混変
調特性は、第１の実施例と同じである。

第７図は本発明の第３の実施例の回路図を示す。

ここでは、１４はダイオード５に直列に挿入された抵抗
である。第８図はこの実施例の回路の１％混変調特性を
示す図である。このようにダイオード５に直列に抵抗１
４を挿入して、ダイオード５の抵抗の変化速度を小さく
することにより、第１、第２の実施例よシさらに混変調
特性を改善することが可能である。

第９図は本発明の第１実施例の回路、すなわち第２図に
示しだ回路をＧａＡｓを用いた集積回路で構成した場谷
の断面模式図である。この図において、２１はダイオー
ド、２２はコンデンサ、２３は帰還抵抗、２４はＦＥＴ
である。２５は半絶縁性ＧａＡｓ基板、２６は層注入層
、２７はｎ注入層、２８はｎ−注入層である。２９はオ
ーミック金属、３ｏはショットキー金属、３１は絶縁膜
、３２は配線金属である。本実施例ではダイオードおよ
びコンデンサはシー！７）キー接合ダイオードにより構
成されている。壕だダイオード２１は金属−ｎ”−−ｎ
構造にして、ダイオード２１の内部抵抗の変化速度を小
さくしている。

なお、上記実施例において負帰還広帯域増幅回路は集積
回路で構成したが、す末てディスクリート素子で構成し
てもよい。

また、上記実施例では、ＦＥＴはＧａＡｓ　ＦＥＴとし
だが、Ｓｌを用いたＦＥＴでも、寸だ他の化合物半導体
を用いたＦＥＴでもよい。

また、上記第１ないし第３の実施例において、ダイオー
ドはＳｉのｐ−１−ｎダイオードで゛構成したが、ｐ−
ｎ接合ダイオードでもよく、寸たＧａＡｓその他の化合
物半導体を用いたｐ−ｎダイオード、ショットキー接合
ダイオードでもよい。

また、上記第４の実施例においてダイオードは金属−ｎ
−−ｎ構造のショットキー接合のダイオードで構成して
いるが、他のショットキー接合ダイオードでも、まだｐ
−ｎ接合ダイオードでもよい。

捷だＧａＡｓを用いて集積回路を構成しているが、Ｓｌ
でも、他の化合物半導体でもよい。

捷だ、上記実施例においてＦＥＴはシングルゲートＦＦ
Ｉ：Ｔとしたが、デュアルグー）　ＦＥＴでもよい。

また帰還抵抗に直列に挿入されているコンデンサは無く
ともよい。

（発明の効果） 本発明によれば、ＦＥＴのダート・−ドレイン間に抵抗
とコンデンサを直列に挿入した負帰還広帯域増幅回路の
ソース端子とノイオードのアノード端子、捷だけダイオ
ードのカソード端子を接続して、ダイオードのもう１つ
の端子により利得制御をかける構成にすることにより、
負帰還広帯域増幅回路の混変調特性を著しく改善するこ
とができ、その実用的効果は大である。

【図面の簡単な説明】

第１図は従来例の負帰還広帯域増幅回路の混変調特性図
、第２図は本発明の第１実施例における負帰還広帯域増
幅回路の回路図、第３図は同、バイアス回路を含めた回
路図、第４図、および第５図は同回路の利得制御特性図
と混変調特性図、第６図は本発明の第２実施例における
同回路図、第７図は本発明の第３実施例における同回路
図、第８図は第３実施例の回路の混変調特性図、第９図
は本発明の第４実施例の集積回路で構成した模式断面図
である。 １・・・負帰還広帯域増幅回路、２，２４・・ＦＥＴ、
３・・・帰還抵抗、４，９．１２．２２・コンデンサ、
５．２１・・・ダイオード、６・・・入力端子、７・・
出力およびドレインバイアス端子、８・・・利得制御端
子、１０・・ダートバイアス抵抗、１１・・・利得制御
端子バイアス抵抗、１３・・チョークコイル、１４゜２
３・抵抗、２５・・・半絶縁性ＧａＡｓ基板、“２Ｇ・
・層注大層、２７・ｎ注入層、２８・・・ｎ−注入層、
２９・・オーミック電極、３０　・ショットキー電極、
３１・・・絶縁膜、３２・・・配線金属。 特許出願人　松下電器産業株式会社 代　理　人　星　野　恒　司　、’１．＞・−ボン 第１図 ＧＲ（ｄＢ） 第２図 に 第３図 第４図 ＶＧＲ（Ｖ） 第５図 第６図 第７図 ス ヘ 第８図

Claims (2)

【特許請求の範囲】
1. （１）電界効果トランジスタのダート・ドレイン間に抵
   抗とコンデンサが直列に挿入されるとともに、負帰還広
   帯域増幅回路のソース端子にダイオードのアノード端子
   が接続されていることを特徴とする広帯域増幅回路。
2. （２）　ダイオードをｐ−１−ｎダイオードで構成した
   ことを特徴とする特許請求の範囲第（１）項記載の広帯
   域増幅回路。