JPS6085611A - 広帯域増幅回路 - Google Patents
広帯域増幅回路Info
- Publication number
- JPS6085611A JPS6085611A JP58192481A JP19248183A JPS6085611A JP S6085611 A JPS6085611 A JP S6085611A JP 58192481 A JP58192481 A JP 58192481A JP 19248183 A JP19248183 A JP 19248183A JP S6085611 A JPS6085611 A JP S6085611A
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- JP
- Japan
- Prior art keywords
- diode
- amplifier circuit
- resistor
- broad band
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、増幅器に利用される広帯域増幅回路に関する
ものである。
ものである。
(従来例の構成とその問題点)
従来FETのケ゛−ト・ドレイン間に抵抗と容量を直列
に挿入した、いわゆる負帰還広帯域増幅回路、特にガリ
ウム砒素(GaAs )のMESFETを用いた負帰還
広帯域増幅回路は、VHF帯およびUHF帯をカバーし
、入出力が500あるいは75Ωに整合された低雑音広
帯域増幅回路として周知である。一方テレビのチューナ
等のRF増幅回路では、利得制御機能が要求される場合
が多い。この負帰還広帯域増幅回路をテレビチューナ等
のRF増幅回路に用いる場合、VHF帯における混変調
特性が問題であった。第1図にGaAsのデュアルヶ”
−)FETを用いた負帰還広帯域増幅回路の800 M
Hzと100M1(zにおける1%の混変調特性を示す
。横軸は利得制御量で、縦軸は妨害信号強度である。8
00MIIZでは20 dBないし30 dBの利得制
御時における妨害信号強度は約110 dBμと良い値
を示し一’Cいる(DK対して、1.00 Ml(z
′cは約956 dBμと値が悪くなるという問題があ
った。
に挿入した、いわゆる負帰還広帯域増幅回路、特にガリ
ウム砒素(GaAs )のMESFETを用いた負帰還
広帯域増幅回路は、VHF帯およびUHF帯をカバーし
、入出力が500あるいは75Ωに整合された低雑音広
帯域増幅回路として周知である。一方テレビのチューナ
等のRF増幅回路では、利得制御機能が要求される場合
が多い。この負帰還広帯域増幅回路をテレビチューナ等
のRF増幅回路に用いる場合、VHF帯における混変調
特性が問題であった。第1図にGaAsのデュアルヶ”
−)FETを用いた負帰還広帯域増幅回路の800 M
Hzと100M1(zにおける1%の混変調特性を示す
。横軸は利得制御量で、縦軸は妨害信号強度である。8
00MIIZでは20 dBないし30 dBの利得制
御時における妨害信号強度は約110 dBμと良い値
を示し一’Cいる(DK対して、1.00 Ml(z
′cは約956 dBμと値が悪くなるという問題があ
った。
(発明の目的)
本発明は、上記の問題点を解消し、広い周波数範囲にわ
たって、優れた混変調特性を有する広帯域増幅回路を提
供することである。
たって、優れた混変調特性を有する広帯域増幅回路を提
供することである。
(発明の構成)
本発明の広帯域増幅回路は、FETのデート・ドレイン
間に抵抗とコンデンサを直列に挿入した負帰還広帯域増
幅回路のソース端子とダイ′オードのアノード端子を接
続して、この端子のバイアスにより利得制御をかける構
成にすることにより、混変調特性の優れた広帯域増幅器
の作製を可能にするものである。
間に抵抗とコンデンサを直列に挿入した負帰還広帯域増
幅回路のソース端子とダイ′オードのアノード端子を接
続して、この端子のバイアスにより利得制御をかける構
成にすることにより、混変調特性の優れた広帯域増幅器
の作製を可能にするものである。
(実施例の説明)
本発明の実施例を第2図ないし第9図に基づいて説明す
る。
る。
第2図は本発明の回路図である。図において、lは負帰
還広帯域増幅回路であり、2はFET、3ハ帰還抵抗、
4は直流カット用のコンデンサ、5はダイオードである
。
還広帯域増幅回路であり、2はFET、3ハ帰還抵抗、
4は直流カット用のコンデンサ、5はダイオードである
。
第3図は、本発明の負帰還広帯域増幅回路1を実際に使
用する場合のバイアス回路も含めた構成例である。ここ
では、負帰還広帯域増幅回路1は、GaAs MKSF
ET 、帰還抵抗3(Rf=300Ω)、コンデンサ4
(Cf= 20 pF )からなる集積回路で、寸だ
ダイオード5ば5ip−i−nダイオードで構成されて
いる。この図において、6は入力端子、7は出力および
ドレインバイアス端子、8は利得制御端子、9は直流カ
ット用コンデンサ、1oはゲートバイアス抵抗、11は
ダイオードのバイアス抵抗、12はパイ・ξスコンデン
ザ、13はチョークコイルである。通常動作時には、利
得制御端子8、すなわちダイオード5のカソードをoV
にし、ダイオ−195に十分に順方向のバイアスががが
った状態にする。この状態では、ダイオード5の内部抵
抗が小さいため、大きな利得が得られる。利得制御端子
8のバイアス電圧を上げていくことにより、ダイオード
5の順方向バイアスが小さくなり、ダイオード5の内部
抵抗が大きくなり、利得が制御される。
用する場合のバイアス回路も含めた構成例である。ここ
では、負帰還広帯域増幅回路1は、GaAs MKSF
ET 、帰還抵抗3(Rf=300Ω)、コンデンサ4
(Cf= 20 pF )からなる集積回路で、寸だ
ダイオード5ば5ip−i−nダイオードで構成されて
いる。この図において、6は入力端子、7は出力および
ドレインバイアス端子、8は利得制御端子、9は直流カ
ット用コンデンサ、1oはゲートバイアス抵抗、11は
ダイオードのバイアス抵抗、12はパイ・ξスコンデン
ザ、13はチョークコイルである。通常動作時には、利
得制御端子8、すなわちダイオード5のカソードをoV
にし、ダイオ−195に十分に順方向のバイアスががが
った状態にする。この状態では、ダイオード5の内部抵
抗が小さいため、大きな利得が得られる。利得制御端子
8のバイアス電圧を上げていくことにより、ダイオード
5の順方向バイアスが小さくなり、ダイオード5の内部
抵抗が大きくなり、利得が制御される。
第4図は、上記実施例の回路の利得制御特性を示す図で
ある。横軸は利得制御端子電圧VGR、縦軸は利得であ
る。ダイオード5としてp−1−nダイオードを用いた
場合、電圧に対する抵抗変化がなだらかであるため、利
得制御特性もなだらかになる。このため、混変調特性も
他のダイオードを用いた場合に比べて良くなる。
ある。横軸は利得制御端子電圧VGR、縦軸は利得であ
る。ダイオード5としてp−1−nダイオードを用いた
場合、電圧に対する抵抗変化がなだらかであるため、利
得制御特性もなだらかになる。このため、混変調特性も
他のダイオードを用いた場合に比べて良くなる。
第5図は、上記実施例の回路の1チ混変調特性を示す図
である。横軸は利得制御量で′、゛縦軸は妨害信号強度
である。20 dBないし30 dBの利得制御時にお
ける妨害信号強度は800 MHz 、 100MHz
共に約110 dBμとなっており、従来の回路に比べ
て100 NfHz 、すなわちVHF帯において、混
変調特性が大幅に改善されている。
である。横軸は利得制御量で′、゛縦軸は妨害信号強度
である。20 dBないし30 dBの利得制御時にお
ける妨害信号強度は800 MHz 、 100MHz
共に約110 dBμとなっており、従来の回路に比べ
て100 NfHz 、すなわちVHF帯において、混
変調特性が大幅に改善されている。
第6図は本発明の第2の実施例を示す回路図である。こ
こでは、第1の実施例に対して、ダイオード5が逆向き
に接続されている。このため、第1の実施例と異なるバ
イアス条件で利得制御を行なうことができる。一方混変
調特性は、第1の実施例と同じである。
こでは、第1の実施例に対して、ダイオード5が逆向き
に接続されている。このため、第1の実施例と異なるバ
イアス条件で利得制御を行なうことができる。一方混変
調特性は、第1の実施例と同じである。
第7図は本発明の第3の実施例の回路図を示す。
ここでは、14はダイオード5に直列に挿入された抵抗
である。第8図はこの実施例の回路の1%混変調特性を
示す図である。このようにダイオード5に直列に抵抗1
4を挿入して、ダイオード5の抵抗の変化速度を小さく
することにより、第1、第2の実施例よシさらに混変調
特性を改善することが可能である。
である。第8図はこの実施例の回路の1%混変調特性を
示す図である。このようにダイオード5に直列に抵抗1
4を挿入して、ダイオード5の抵抗の変化速度を小さく
することにより、第1、第2の実施例よシさらに混変調
特性を改善することが可能である。
第9図は本発明の第1実施例の回路、すなわち第2図に
示しだ回路をGaAsを用いた集積回路で構成した場谷
の断面模式図である。この図において、21はダイオー
ド、22はコンデンサ、23は帰還抵抗、24はFET
である。25は半絶縁性GaAs基板、26は層注入層
、27はn注入層、28はn−注入層である。29はオ
ーミック金属、3oはショットキー金属、31は絶縁膜
、32は配線金属である。本実施例ではダイオードおよ
びコンデンサはシー!7)キー接合ダイオードにより構
成されている。壕だダイオード21は金属−n”−−n
構造にして、ダイオード21の内部抵抗の変化速度を小
さくしている。
示しだ回路をGaAsを用いた集積回路で構成した場谷
の断面模式図である。この図において、21はダイオー
ド、22はコンデンサ、23は帰還抵抗、24はFET
である。25は半絶縁性GaAs基板、26は層注入層
、27はn注入層、28はn−注入層である。29はオ
ーミック金属、3oはショットキー金属、31は絶縁膜
、32は配線金属である。本実施例ではダイオードおよ
びコンデンサはシー!7)キー接合ダイオードにより構
成されている。壕だダイオード21は金属−n”−−n
構造にして、ダイオード21の内部抵抗の変化速度を小
さくしている。
なお、上記実施例において負帰還広帯域増幅回路は集積
回路で構成したが、す末てディスクリート素子で構成し
てもよい。
回路で構成したが、す末てディスクリート素子で構成し
てもよい。
また、上記実施例では、FETはGaAs FETとし
だが、Slを用いたFETでも、寸だ他の化合物半導体
を用いたFETでもよい。
だが、Slを用いたFETでも、寸だ他の化合物半導体
を用いたFETでもよい。
また、上記第1ないし第3の実施例において、ダイオー
ドはSiのp−1−nダイオードで゛構成したが、p−
n接合ダイオードでもよく、寸たGaAsその他の化合
物半導体を用いたp−nダイオード、ショットキー接合
ダイオードでもよい。
ドはSiのp−1−nダイオードで゛構成したが、p−
n接合ダイオードでもよく、寸たGaAsその他の化合
物半導体を用いたp−nダイオード、ショットキー接合
ダイオードでもよい。
また、上記第4の実施例においてダイオードは金属−n
−−n構造のショットキー接合のダイオードで構成して
いるが、他のショットキー接合ダイオードでも、まだp
−n接合ダイオードでもよい。
−−n構造のショットキー接合のダイオードで構成して
いるが、他のショットキー接合ダイオードでも、まだp
−n接合ダイオードでもよい。
捷だGaAsを用いて集積回路を構成しているが、Sl
でも、他の化合物半導体でもよい。
でも、他の化合物半導体でもよい。
捷だ、上記実施例においてFETはシングルゲートFF
I:Tとしたが、デュアルグー) FETでもよい。
I:Tとしたが、デュアルグー) FETでもよい。
また帰還抵抗に直列に挿入されているコンデンサは無く
ともよい。
ともよい。
(発明の効果)
本発明によれば、FETのダート・−ドレイン間に抵抗
とコンデンサを直列に挿入した負帰還広帯域増幅回路の
ソース端子とノイオードのアノード端子、捷だけダイオ
ードのカソード端子を接続して、ダイオードのもう1つ
の端子により利得制御をかける構成にすることにより、
負帰還広帯域増幅回路の混変調特性を著しく改善するこ
とができ、その実用的効果は大である。
とコンデンサを直列に挿入した負帰還広帯域増幅回路の
ソース端子とノイオードのアノード端子、捷だけダイオ
ードのカソード端子を接続して、ダイオードのもう1つ
の端子により利得制御をかける構成にすることにより、
負帰還広帯域増幅回路の混変調特性を著しく改善するこ
とができ、その実用的効果は大である。
第1図は従来例の負帰還広帯域増幅回路の混変調特性図
、第2図は本発明の第1実施例における負帰還広帯域増
幅回路の回路図、第3図は同、バイアス回路を含めた回
路図、第4図、および第5図は同回路の利得制御特性図
と混変調特性図、第6図は本発明の第2実施例における
同回路図、第7図は本発明の第3実施例における同回路
図、第8図は第3実施例の回路の混変調特性図、第9図
は本発明の第4実施例の集積回路で構成した模式断面図
である。 1・・・負帰還広帯域増幅回路、2,24・・FET、
3・・・帰還抵抗、4,9.12.22・コンデンサ、
5.21・・・ダイオード、6・・・入力端子、7・・
出力およびドレインバイアス端子、8・・・利得制御端
子、10・・ダートバイアス抵抗、11・・・利得制御
端子バイアス抵抗、13・・チョークコイル、14゜2
3・抵抗、25・・・半絶縁性GaAs基板、“2G・
・層注大層、27・n注入層、28・・・n−注入層、
29・・オーミック電極、30 ・ショットキー電極、
31・・・絶縁膜、32・・・配線金属。 特許出願人 松下電器産業株式会社 代 理 人 星 野 恒 司 、’1.>・−ボン 第1図 GR(dB) 第2図 に 第3図 第4図 VGR(V) 第5図 第6図 第7図 ス ヘ 第8図
、第2図は本発明の第1実施例における負帰還広帯域増
幅回路の回路図、第3図は同、バイアス回路を含めた回
路図、第4図、および第5図は同回路の利得制御特性図
と混変調特性図、第6図は本発明の第2実施例における
同回路図、第7図は本発明の第3実施例における同回路
図、第8図は第3実施例の回路の混変調特性図、第9図
は本発明の第4実施例の集積回路で構成した模式断面図
である。 1・・・負帰還広帯域増幅回路、2,24・・FET、
3・・・帰還抵抗、4,9.12.22・コンデンサ、
5.21・・・ダイオード、6・・・入力端子、7・・
出力およびドレインバイアス端子、8・・・利得制御端
子、10・・ダートバイアス抵抗、11・・・利得制御
端子バイアス抵抗、13・・チョークコイル、14゜2
3・抵抗、25・・・半絶縁性GaAs基板、“2G・
・層注大層、27・n注入層、28・・・n−注入層、
29・・オーミック電極、30 ・ショットキー電極、
31・・・絶縁膜、32・・・配線金属。 特許出願人 松下電器産業株式会社 代 理 人 星 野 恒 司 、’1.>・−ボン 第1図 GR(dB) 第2図 に 第3図 第4図 VGR(V) 第5図 第6図 第7図 ス ヘ 第8図
Claims (2)
- (1)電界効果トランジスタのダート・ドレイン間に抵
抗とコンデンサが直列に挿入されるとともに、負帰還広
帯域増幅回路のソース端子にダイオードのアノード端子
が接続されていることを特徴とする広帯域増幅回路。 - (2) ダイオードをp−1−nダイオードで構成した
ことを特徴とする特許請求の範囲第(1)項記載の広帯
域増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58192481A JPS6085611A (ja) | 1983-10-17 | 1983-10-17 | 広帯域増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58192481A JPS6085611A (ja) | 1983-10-17 | 1983-10-17 | 広帯域増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6085611A true JPS6085611A (ja) | 1985-05-15 |
Family
ID=16292006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58192481A Pending JPS6085611A (ja) | 1983-10-17 | 1983-10-17 | 広帯域増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6085611A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4847715A (en) * | 1985-12-13 | 1989-07-11 | Hitachi, Ltd. | Magnetic head having short distance between gaps for recording reproducing and erasing |
US5304946A (en) * | 1990-10-19 | 1994-04-19 | Hitachi, Ltd. | Amplifier circuit having an operation point maintaining input and output voltages constant even if a gain thereof is varied |
-
1983
- 1983-10-17 JP JP58192481A patent/JPS6085611A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4847715A (en) * | 1985-12-13 | 1989-07-11 | Hitachi, Ltd. | Magnetic head having short distance between gaps for recording reproducing and erasing |
US5304946A (en) * | 1990-10-19 | 1994-04-19 | Hitachi, Ltd. | Amplifier circuit having an operation point maintaining input and output voltages constant even if a gain thereof is varied |
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