JPS6083988A - Signal expander - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】[Detailed description of the invention]

（技術分野） 本発明は、２倍乃至それ以上の拡大信＞’３を簡単な構
成で得ることができる信号拡大装置（二関づる。 （従来技術） 従来、ディジタル画像データ（イ１−８アータ）を２イ
８乃至それ以にに拡大してＯＲ’１”　’ｊＱに表示す
る場合、所謂２度読みという方法がとられている。 第１図はこの２度読みを行う従来装；６′の一部分を示
す電気的構成図である。図において、１０１（ま画像デ
ータが格納されたＲＯＭ、１０２は該ＲＯＭ１０１の出
力データを記憶する並列入力・直列出力のシフトレジス
タ、１０３は該シフトレジスタ１０２の出力データを配
憶する直列入力・並列出力のシフトレジスタである。ノ
ーマル出力（等倍）の場合、ＲＯＭ１０１には、第２図
に示Ｊように基本り「］ツク丁０　（第２図（イ）参照
）と同一周期の読出しり［ｌツク］゛１　（第２図（ロ
）参照）が与えられ、その立上りに同期して、ＲＯＭ１
０１から第２図（ハ）の如き並列データＰ１が出力され
る。ここで、シフトレジスタ１０２はこのデータＰ１を
記憶し、クロックＴ２に応じて直列デＰ２を出力し、シ
フトレジスタ１０３は該直列データＰ２をりＣｌツクＴ
３に応じて取込み、並列データＰ３を出力づるのである
が、ノーマル出力の場合であるから、上記クロックＴ２
とクロックＴ３は１対１に対応しており、直列データＰ
？は１度読みされるだけである。従って、シフトレジス
タ１０３からは、ＲＯＭ１０１から読み出された画像デ
ータｌ）Ｉがそのままデータ１）３となって、基本クロ
ックＴｏの周ｌｌ１１で出力されることになる。 一方、２度読み（２倍拡大）の場合は、読出しクロック
Ｔｉの周期が第２図（−）に示１ノ如く２１８即ち基本
クロックＴ　ｏの周１ｙＪに拡大４１％キを掛けた周期
になり、ｉＭ４列データト）、Ｌｌ、第２図（／４＼）
のＪ、うに４Ｔる。又、クロック−１−２，”ｌ’　３
はぞれぞれ第２図のくべ）、（ト）で示される１、従っ
て、シフトレジスタ１０２の出ツノ「〕２１．１第２図
（ヂ）に示づ如く２度読みされ、ジノＩ・レジスタ１０
３からは２倍に拡大されｌこ第２図（す）の如さ１−タ
Ｐ３が出ノ〕される。 ところで、このような従来装ｊ、’、ｉ　ｌＪ、’　Ｊ
、５いては、前述の如く、シリアルに変換され／ｊ　’
ｔ’−タ１−）２を高速の２度読みクロック−■３で取
込む心安かある。 このためには、基本り１」ツクＩ”　＋ｌ　Ｊ、すｂ少
イト（とｆ３８　（４３以上の高速パルスを用いイ’ｔ
　ｉＪればイｉらず、ＲＯＭ　ａ出しクロック１−１　
とは別間に１り１えぽ水晶発振器を用いたクロック回路
を設（」る必す々がある。 しかしながら、このように別途’）　１．’、ｌ　ｙり
回路（！、設(Technical Field) The present invention relates to a signal amplifying device (Zuru 2) that can obtain a double or more magnified signal >'3 with a simple configuration. When enlarging 2i8 or more and displaying it in OR'1'''jQ, a method called "reading twice" is used. Figure 1 shows a conventional system that reads twice; 6' is an electrical configuration diagram showing a part of 6'. In the figure, 101 (a ROM in which image data is stored; 102 is a shift register with parallel input and serial output that stores the output data of the ROM 101; and 103 is a shift register with parallel input and serial output). This is a serial input/parallel output shift register that stores the output data of the register 102. In the case of normal output (equal magnification), the ROM 101 basically stores the data as shown in FIG. 2 (a)) and the same cycle as the readout signal [ltsuk] 1 (see Fig. 2 (b)) is given, and in synchronization with the rising edge of the readout signal, the ROM1
01 to parallel data P1 as shown in FIG. 2(c) is output. Here, the shift register 102 stores this data P1 and outputs the serial data P2 in response to the clock T2, and the shift register 103 stores the serial data P2 and outputs the serial data P2.
3 and outputs parallel data P3, but since this is a normal output case, the above clock T2
and clock T3 have a one-to-one correspondence, and the serial data P
? is read only once. Therefore, from the shift register 103, the image data l)I read out from the ROM 101 becomes data 1)3 as is, and is outputted at cycles 111 of the basic clock To. On the other hand, in the case of double reading (double enlargement), the period of the read clock Ti is 218 as shown in Figure 2 (-), that is, the period obtained by multiplying the period 1yJ of the basic clock To by the enlargement 41%. , iM4 column data), Ll, Figure 2 (/4\)
J, sea urchin 4Tru. Also, clock-1-2, "l' 3
Therefore, the output of the shift register 102 is read twice as shown in FIG.・Register 10
3 is enlarged twice and a data P3 as shown in FIG. 2 is output. By the way, such a conventional device j,',i lJ,' J
, 5 is converted to serial as described above /j'
It is safe to read t'-ta 1-) 2 with the high-speed double reading clock -3. To do this, the basics are 1" + l J, 38 (using a fast pulse of 43 or higher)
If it's iJ, it won't work, ROM a output clock 1-1
It is necessary to separately install a clock circuit using a 1/1EPO crystal oscillator. ', lyri circuit (!, set

【プることは不経湾且つ非効率的でめる。 （発明の目的） 本発明は、拡大された画像データ（拡大信号）を簡単な
構成で得ることができるようにした信号拡大装置を実現
することにある。 （発明の構成） この目的を達成する本発明は、信号データが格納された
ＲＯＭと、該ＲＯＭの出力を並列に受（Ｊる少なくとも
２個以上のデータセレクタど、これらを駆動づるタイミ
ングパルスを発生ずるクロックパルス発生回路とにより
構成され、前記各データセレクタの出力を制御しその出
力同志の組合せから拡大された信号データを得るように
構成したことを特徴とづるものである。 （実施例） 以下、゛図面を参照し本発明の実施例を詳細に説明づ゛
る。 第３図は本発明の一実施例を示す電気的構成図である。 図において、１は画像データが格納されたＲＯＭ、２．
３は該ＲＯＭ１の並列出力ヲ受すτ−ロ保存するラッチ
回路である。、　ｌ＜　ＯＭ　１のピッ１〜数としては
例えば［）（）〜Ｉ）　７１７）　Ｆ３じツ１−が用い
られる。ラッチ回路２は通Ｘ＋’ｊ’；　（ｉ’＋号の
−１１，°Ｉ保存用に用いられ、ラッチ回路ご３は１１
、シー））−夕の：、ｌ　Ｉｒ？拡人０１１Ｔの他÷３
．　Ｄ；ｌｊ保存用に用いらＩ’ｌる１、ノツプ回路２
．３のｉｌｌメ（は、第１の切換スｒツノＳ　Ｗ　＋に
ょって行われる。４，５は２１１°ｌ　ｉＭ＋人川ノ用
プ回路３′Ｉの出力を並列に受りるデータｌニレフタで
、これらデータセレクタの出力の相合Ｕに、１、す２イ
１°１拡人データが得られデータレジスタ６に格納され
る。７はクロックパルスを発生りる発振器、８１Ｊニブ
を振器７の出力を受（プる１、／２分周器（・ある、１
デそ振器７どしては、例えば水晶発振器の他に、タイマ
ーＩＣ等をも周波数の上限の問題をと１しること４ｊ　
＜用いることかでさる。前記発振器７ど分周に饅うど″
（クロックパルス発生回路を構成しくいる＋ｌ　ｓＷ　
？１、Ｌ　５５振器７或いは分周器８の出力のうＩ＋　
１１１１４′１．　ｈｔｆｉを選択りる第２のＶＪ換ス
イッノ（ある１、そして、この選択ス、イッヂＳ　Ｗ　
２て）バ択さｔ＋、　／、＝り＝（Ｅミンク信号はＲＯ
Ｍ１．ラップ回路２．３（図小１！　ｖ’　）及びデー
タセレクタ４．５に入力する。このタイミング信号は、
データセレクタ４にはＸＹ選択信号としてＳＡ入力端子
に、データセレクタ５にはＳ［１入力端子に入り、それ
ぞれＸＹ選択を行う。 ＸＹｉｆｌ択モードどしては、例えば１″のどさにＸ選
択、０″のとぎにＹ選択として用いることができる。尚
、ＤＢＩ乃至ＤＢ３はそれイ゛れ）゛−タバスである。 このように構成された駅間の動作は次の通りである。 よＪ゛ノーマル出力選択の場合、切換ス、イッヂＳＶＶ
＋はＸ１側に、Ｓ　Ｗ　２はノーンル側にセットされる
。この状態では、基本クロックＴｏかＲＯＭｌの読出し
りに】ツクｒ１となり、ＲＯＭ　ｉ内の画ＦＪ＋　７−
タをデータバスＤ　Ｂ　ｌに出力りる１、出ツノされ／
ｊ　ｊｌＱ列データは、データが確立された時点てクロ
ックパルス発止回路からのタイミングク［Ｉツクでラッ
チ回路２にラッヂされる。ラッヂされｌ、：データは図
に承り−ＪこうにデータバスＤ　Ｂ　２土に出力される
。尚、［記切換スイッチをＳＷ＋　、ＳＷ２どに分（プ
ず、１個のみで両名が自動的にりＪ１％わるＪ：うな回
路構）戊とすることもでさる。。 次に、２イ８出ツノ選択時の動（’ｌについ＜　、、Ｉ
Ｉ明りる１゜この場合、切換スイッチＳＷ’ｌｌ、ｌ、
×２側に、Ｓ　Ｗ２は２１８側にセットされ、信＞シの
２イ１“′１１１ム人Ｉ゛−タの出りを行う１．第４図
は各部の！Ｉ”ＪＩ　（’Ｎ　Ｇｌ）、Ｊタイミングブ
ＩＩ−トである。第２図の１ｂ１合に示した符（３と同
様に、Ｔｏは基本り［］ツク、ｌ”　＋　ＩＪＲＯＭ　
：Ａｉ出しクロックで、この場合【よ２　（ｆ’ｊ　（
：；“Ｃ出しり「１ツクＣある。このＴ　＋り１」ツク
がＲＯＭｌに人力づ−るど、その立子りでＩＩ　ＯＭ　
ｌ内の〕−夕がノ゛−タハスＤ１３１上に出力され、デ
ータバス１．）　＋３．　Ｊにｊ′−タが確立した後、
クロックパルス光７１回路からのタイミングク［１ツク
で、データがラッチ回路：３にラッチされる。尚、この
ときンツ１回路２は切換スイッチＳ　Ｗ　１によつＣ−
ぞの動イ′１か禁１１−されているので動作しない。従
って、）−タ【よラッチ回路３３のみに保存される。 ラッチ回路３に取込まれたγ−タは、データバスＩ）Ｂ
ｘ上に出力される。、第４図のＲ４１Ｊ、、このように
してデータバスＤＢ３土に確立されたデータＤ　＋１〜
１）７を示す。そして、このデータはデータセレクタ４
．５に共通に入力される。各データセレクタの入力は、
図に示１．」、うにＸ人力とＹ人力とに分かれており、
データセレクタ４のＸ入力にはｌ）ｏ”Ｄ３ビットのデ
ータ、Ｙ入力にはＤ４〜Ｄ７ビツトのデータが人力され
ており、データセレクタ５の場合もｌ１ＪＪ様である。 これらデータセレクタ４，５は、前記２倍読出しりＬ：
１ツクＴ１が人ノ〕されＸＹ選択信号として働く。即ち
、第４図の−［４に示づように、それが“１″レベルの
ときにはＸ入力データが出力側に伝達され、“０″レベ
ルのどきにはＹへカデータが出力側に伝達される１、即
ち、Ｘ入力選択時には１−）５に示づようにＤＯＤｏ　
ＤＩ　ＤＩ　Ｄ２　’Ｄ２　ＤＳ　ＤＳが出力されてデ
ータレジスタ６に格納され、Ｙ入力選択［Ｉ￥―はＤ４
　Ｄ４　ＤＳ、ＤＳ　、Ｄｓ　ＤＧ　Ｄ？　’Ｄｖが出
力されてデータレジスタ６に格納される。この時点でデ
ータレジスタ６には Ｄｏ　Ｄｏ’Ｄ＋　ＤＩ　Ｄ２　Ｄ２　ＤＳ　ＤＳ　Ｄ
４　Ｄ４１、）ｓ　Ｄｓ　Ｄａ　ＤＧ　Ｄ？　＋）？な
る２倍拡大データが得１うれｌ、：ごとｌ；二＜；る、
、双子、第４図に承りように同様の動作４だいり返りこ
とになる。 −Ｆ）ホの説明は（ｉ：ｊ　＠データを２１１Ｘに拡入
りる場合であったが、３倍に拡大ηるＪん１合（、＝＝
）い（ら同様に構成することができる。 第５図は３倍拡大データを４’Ｊるｌこめの本発明の実
施例を示１構成図である。第ご３図ど向一部分には同一
符号を付（〕て承り１１図に＋５い−（，１１）り至′
１４はＲＯＭ１の出力を並列に受（）るノ゛−タセレク
ウ、１５は各データセレクタの出ノＪを受（りるｆ−タ
レシスタである。各データ［！レクク＋、Ｌ、それ−Ｃ
゛れｘ、ｙ、ｚの３人力をもら、イーれら人ツノの）式
１１１！は、選択信号ＳＡ、ＳＢにより＜１１１　ｉ；
と）１、即ら、各１−タセレクタはＳＡ大入力Ｗｌ　ｊ
’と８８人力ＯＡ＋＋子をしら、ＳＡ信タルどＳｓ信弓
の絹【ゝ１ｔＪ（ｘ、Ｙ。 ／の何れかが選択される１、第６図１．１２、ＳＡ、５
８１１”＋　ＷｊどＸ、Ｙ、Ｚ選択の関係を小・１図（
ある１２例えｉＪ、ＳＡ＝・１．Ｓｅ＝・０のどさく、
田まＹ人カデ−夕か選択され出力側に伝道される。この
Ｊ、うな、ＳＡ、３Ｂ信号は３進カウンタを用いてつく
ることかできる。入力パルスとしては基本り［１ツクを
用いればＪ：い。 このにうに構成された装置の動作を、第７図の各部の動
作を示づタイミングヂｐ−１−を参照しながら説明げる
。 データセレクタ１１のＸ入力にはＤｏが２個入力され、
Ｙ入力にはＤ２．ｌ）３が入力され、Ｘ人力にはＤＳが
２個入力され、−更に、データセレクタ１２のＸ入力に
はＤＧ、ＤＩが入力され、Ｙ入力にはＤＳが２個入力さ
れ、７入力にはＬ）Ｌ、が２個入力されている。又、デ
ータセレクタ１３のＸ入力には１〕１が２個入力され、
Ｙ入力にはＤ４が２個人力され、７入力にはｌ）６．Ｄ
？が入力されている。更に、データセレクタ１４のＸ入
力にはＤ２が２個入力され、Ｙ入力にはＤ→、１〕５が
入力され、７人力には［）７が２個入力されている。 第７図のｒｏは基本り［］ツク、Ｔ＋はＲＯＭ読出しり
［Ｊツクで、この場合は３倍読出しり日ツク（−ある。 この−「１クロツクが１’＜　ＯＭ　１に人力して画（
象ｆ−タＰＩ−をデータバスＩ）　１１＋　ｌ−４＝１
出力する。 曲目τ１データＰ＋がデータバストに１１１１’立した
後、ＳＡ　（＋ｆｆｉ号ｒｓ　、ＳＢ信号Ｔ６かぞれぞ
れのデータセレクタに入る。Ｓ　Ａ　＝　０　、　Ｓ　
［１０のどさは、第６図より明らかなように、Ｘが運Ｉ
Ｉ＜　＝：れる。従って、各データセレクタのＸ人／Ｊ
の・／メ出）Ｊ側に転送され、データレジスタ１５にＬ
Ｊ、’　ｌ’、）　ｏ　ｌ：）　（ｌ　Ｄ　（１１つＩ
Ｄ＋　ＤＩ　Ｄ２　Ｄ２の８ピッ１−が格納される。５
Ａ＝１，５ａ＝ＯになるとＹ）バＩｔＩ！Ｌ−Ｌ”にな
り、データレジスタ１５にはＤ２１．）３１’）３１−
）３１．）−１Ｄ４１つ４］）５の８ビツトが、ＳＡ・
０、ＳＢ　−１になると／選択モードになり、データセ
レクタ１！′〕にはｌ）ｓ　Ｄｓ　Ｄ６Ｄ６Ｄｅ　＋）
？　＋、）？　＋、）？のε１ピツトかそれぞれ格納さ
れる。この１１．１’点（）−タレジスタ１５には、３
倍拡大データ１）１．が１１１られたことに４ｃる。以
下、第７図に示り」、うに同様の動作を繰り返すことに
なる。 このように、本発明によれば、）−一タレレクタを複数
個用いることによって、理論的には何１８にでも拡大す
ることができる。データセレクタの種類としては、２ラ
インから１ラインに変換づるもの（第３３図の４．５参
照）、４ラインから１ラインに変換するものく第５図の
１１〜１４参照）或いは８ラインから１ラインに変換す
るもの等がある。これらデータセレクタを適当に組合せ
ることによって整数イ８のデータの拡大が可能である。 データを拡大りると、ＣＲＴ−笠の表示装置には（−［
Ｑの整数倍に拡大された画像が表示されることになる。 尚、士述の説明では、ＲＯＭに格納されたデータとして
画像データの場合を例にとって説明したか、必ずしも画
像データに限る必要はなく、他の種類のデータであって
もよい。又、データの取扱いビット数も８ビツトに限る
必要はなく、任意のピッ１〜数であってもよい。 （発明の効ＦＡ） 以上説明したように、本発明によれば′、データの拡大
率に応じた数のデータセレクタを用いることにより、こ
れらデータセレクタの出力同志を組合せて信号の拡大デ
ータを簡！１．　／、に１７．成で躾することができる
。[Doing so is wasteful and inefficient. (Object of the Invention) An object of the present invention is to realize a signal enlarging device that can obtain enlarged image data (enlarged signal) with a simple configuration. (Structure of the Invention) The present invention that achieves this object includes a ROM in which signal data is stored, at least two data selectors that receive the output of the ROM in parallel, and a timing pulse that drives them. The present invention is characterized in that it is configured to control the outputs of each of the data selectors and obtain expanded signal data from a combination of the outputs. (Example) Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Fig. 3 is an electrical configuration diagram showing an embodiment of the present invention. In the figure, 1 indicates the area where image data is stored. ROM, 2.
Reference numeral 3 designates a latch circuit that receives the parallel output of the ROM 1 and stores the .tau.-row. , l<OM 1, for example, [)()~I)717)F3jitsu1- is used. Latch circuit 2 is used for storing -11, °I of i'+, latch circuit 3 is 11
, C)) - Evening:, l Ir? Other than Kaito 011T ÷ 3
．． D; I'l1 used for lj storage, knob circuit 2
．． The illumination of 3 is carried out by the first switching switch SW At the Nirefta, 1, 2, 1° 1 expansion data is obtained from the combination U of the outputs of these data selectors and stored in the data register 6. 7 is an oscillator that generates clock pulses, and an oscillator for the 81J nib. Receives the output of 7 (pull 1, /2 frequency divider (・1, 1
For example, in addition to crystal oscillators, timer ICs, etc. should also be used to avoid the problem of upper frequency limits.
<It depends on how you use it. The frequency division of the oscillator 7 is repeated.
(Clock pulse generation circuit is configured +l sW
? 1, L 55 Oscillator 7 or frequency divider 8 output I+
11114'1. The second VJ exchange switch that selects htfi (there is one, and this selection switch, Izzi SW
2) Select t+, /,=ri=(E mink signal is RO
M1. It is input to the wrap circuit 2.3 (Figure 1! v') and the data selector 4.5. This timing signal is
The signal is input to the data selector 4 as an XY selection signal to the SA input terminal and to the data selector 5 at the S[1 input terminal, respectively, to perform XY selection. As for the XYifl selection mode, for example, X selection can be used at 1'', and Y selection can be used at 0''. Note that DBI to DB3 are data buses. The operation between stations configured in this way is as follows. In the case of normal output selection, switch, switch SVV
+ is set to the X1 side, and S W 2 is set to the Noonru side. In this state, when reading the basic clock To or ROMl, the clock r1 occurs, and the image in ROMi is FJ+7-.
Output the data to the data bus D B l.
The j jlQ column data is latched into the latch circuit 2 by the timing clock [I] from the clock pulse generation circuit at the time when the data is established. The data is then output to the data bus DB2. In addition, it is also possible to set the changeover switch to SW+, SW2, etc. . Next, the behavior when selecting the 2-8 horn (for 'l < ,, I
I light 1゜In this case, selector switch SW'll, l,
SW2 is set to the 218 side, and SW2 is set to the 218 side. Gl), J timing boot II. The mark shown at 1b1 in Figure 2 (Similar to 3, To is basically ri[]tsuku, l” + IJROM
: Ai output clock, in this case [yo2 (f'j (
:;"C out ``There is 1 tsuku C. This T + 1'' tsuku is put into ROM1 by hand, and II OM
]-1 in data bus 1.1 is output onto node bus D131. ) +3. After j'-ta is established in J,
When the timing clock [1] from the clock pulse light 71 circuit is reached, data is latched into the latch circuit 3. At this time, the belt 1 circuit 2 is switched to C- by the selector switch SW1.
It doesn't work because it's either '1' or '11-'. Therefore, the data is stored only in the latch circuit 33. The γ-data taken into the latch circuit 3 is transferred to the data bus I)B
Output on x. , R41J in FIG. 4, the data D+1~ established on the data bus DB3 in this way
1) Shows 7. And this data is data selector 4
．． 5 is commonly input. The input for each data selector is
As shown in the figure 1. ”, the sea urchin is divided into X-manpower and Y-manpower,
The X input of the data selector 4 is manually input with l)o''D3 bit data, and the Y input is manually input with D4 to D7 bit data, and the data selector 5 is also input with l1JJ.These data selectors 4 and 5 is the double readout L:
One signal T1 is inputted and serves as an XY selection signal. That is, as shown in -[4 in FIG. 4, when it is at the "1" level, the X input data is transmitted to the output side, and when it is at the "0" level, the Y input data is transmitted to the output side. 1, that is, when X input is selected, DODo as shown in 1-)5.
DI DI D2 'D2 DS DS is output and stored in data register 6, Y input selection [I\- is D4
D4 DS, DS, Ds DG D? 'Dv is output and stored in the data register 6. At this point, data register 6 contains Do Do'D+ DI D2 D2 DS DS D
4 D41,)s Ds Da DG D? +)? 2 times enlarged data is obtained.
, the twins will repeat the same action 4 times, as shown in Figure 4. -F) E's explanation was about expanding (i:j @ data to 211X, but expanding η to 3 times
) or can be constructed in the same way. Fig. 5 is a block diagram showing an embodiment of the present invention in which 3 times enlarged data is included. Adding the same symbol () to Figure 11 +5 - (,11)'
14 is a data selector that receives the output of ROM1 in parallel, and 15 is a data register that receives the output J of each data selector.
Equation 111: Get the power of the three people x, y, and z, and get the power of the three people! is <111 i; due to the selection signals SA and SB.
) 1, that is, each 1-ta selector is the SA large input Wl j
' and 88 human power OA++ child, SA Shintaldo Ss Shinyumi's silk [ゝ1tJ (x, Y. / is selected 1, Fig. 6 1.12, SA, 5
811” + Wj 1 small diagram showing the relationship between X, Y, and Z selections (
There are 12 examples iJ, SA=・1. Se=・0 throat,
The data is selected and transmitted to the output side. These J, Eel, SA, and 3B signals can be generated using a ternary counter. Basically, the input pulse is J (if one pulse is used). The operation of the apparatus constructed as described above will be explained with reference to the timing diagram p-1- which shows the operation of each part in FIG. Two Dos are input to the X input of the data selector 11,
For Y input, D2. l) 3 is input, 2 DSs are input to the X input, - furthermore, DG and DI are input to the There are two inputs: L)L. Also, two 1] 1 are input to the X input of the data selector 13,
Two D4s are applied to the Y input, and l)6 to the 7 input. D
? is entered. Further, two D2's are input to the X input of the data selector 14, D→, 1]5 are input to the Y input, and two [)7's are input to the 7 manual input. The ro in Fig. 7 is basically a ROM read [], and T+ is a ROM read [J], and in this case, it is a triple read (-). Picture (
data bus I) 11+ l-4=1
Output. After the music number τ1 data P+ reaches 1111' in the data bust, the SA (+ffi signal rs and the SB signal T6 enter their respective data selectors.SA = 0, S
[10 Noso, as is clear from Figure 6, X is luck I
I<=:Reru. Therefore, X people/J for each data selector
(/output) is transferred to the J side, and the L is stored in the data register 15.
J, 'l',) o l:) (l D (11 I
D+ DI D2 8 pins 1- of D2 are stored. 5
When A=1,5a=O, Y) baItI! LL", and the data register 15 contains D21.)31')31-
)31. )-1D4 4])5 8 bits are SA/
When it becomes 0, SB -1, it becomes /selection mode and data selector 1! '] is l)s Ds D6D6De +)
? +, )? +, )? ε1 pits are stored respectively. This 11.1' point ()-ta register 15 contains 3
Double enlarged data 1)1. I feel 4c for being called 111. Hereinafter, the same operation will be repeated as shown in FIG. As described above, according to the present invention, by using a plurality of )-1 talerectors, the number can theoretically be expanded to as many as 18. Types of data selectors include those that convert from 2 lines to 1 line (see 4.5 in Figure 33), those that convert from 4 lines to 1 line (see 11 to 14 in Figure 5), or those that convert from 8 lines to 1 line (see 11 to 14 in Figure 5). There are some that convert to one line. By appropriately combining these data selectors, it is possible to expand the data of the integer i8. When the data is expanded, the CRT-Kasa display device shows (-[
An image enlarged to an integral multiple of Q will be displayed. In the above description, the data stored in the ROM is exemplified as image data, but it is not necessarily limited to image data, and other types of data may be used. Further, the number of bits handled for data need not be limited to 8 bits, and may be any number of bits. (Effects of the Invention FA) As explained above, according to the present invention, by using a number of data selectors corresponding to the data expansion rate, the outputs of these data selectors are combined to easily expand the signal expansion data. ! 1. /, 17. It can be disciplined by children.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は２１読みを行う従来駅１１°７（一部分）の電
気的構成図、第２図は第１ｐ、ｚ＞　装置の動作を説明
りるためのタイミングヂャート、第３図ロン（本発明の
一実施例を示ＩＮ気的構成図、第４図はその動作を示づ
タイミングヂャード、り）；）図は本発明の他の実施例
を示す電気的構成図、’ｊｌ　６図は×、Ｙ。 ７選択の切換えを示丈説明図、第７図はその動作を承り
タイミングヂｙ−１−である、。 １・・・ＲＯＭ　２．３・・・フップ回路４．５．１１
〜１４・・・データ［！レタタ６．１５・・・データレ
ジスタ ７・・・発振器　８・・・分周器 ＳＷ１．ＳＷ２・・・切換えスイッｆ ＤＢ＋〜ＤＢ３・・・データバスFigure 1 is an electrical configuration diagram of a conventional station 11°7 (partial) that performs 21 readings, Figure 2 is a timing chart to explain the operation of the 1p, z> device, and Figure 3 is a Figure 4 is an electrical block diagram showing one embodiment of the invention, and Figure 4 is a timing chart showing its operation. Figure 6 is an electrical block diagram showing another embodiment of the invention. Yes, Y. FIG. 7 is an explanatory diagram showing the switching of the selection, and FIG. 7 shows the timing of the operation. 1...ROM 2.3...Flip circuit 4.5.11
~14...Data [! Retata 6.15... Data register 7... Oscillator 8... Frequency divider SW1. SW2...Switching switch f DB+~DB3...Data bus

Claims (1)

【特許請求の範囲】[Claims] 信号データが格納されノこＲＯＭど、該１）ＯＭの出力
を並列に受（」る少なくとも２個以１のデータセレクタ
と、これらを駆動Ｊるタイミングパルスを発生するり１
コックパルス光り１回路とに、」、り構成され、前記各
データセレクタの出力４制御しぞの出力同志の組合せか
ら拡大され／、：仁丁Ｈ１゛−タを得るように構成した
ことを特徴と・」る（１．Ｉ’）’ｊＬ人装ｄ０1) At least two data selectors that receive the output of the OM in parallel, such as a ROM in which signal data is stored, and that generate timing pulses to drive them.
The cock pulse light circuit is configured to have one circuit, and is expanded from the combination of the outputs of the four outputs of each data selector to obtain a data selector. To・''ru (1.I')'jL humanoid d0