JPS6081646A - Information processor - Google Patents

Abstract

PURPOSE:To process efficiently an instruction and to improve the efficiency of processing by specifying plural branched addresses after decoding the instruction in accordance with the contents specified by a microinstruction register. CONSTITUTION:The reading of a machine word is specified by a microinstruction and data read out from a main storage device are stored in an instruction register IR1. The machine word instruction stored in the IR1 is decoded by a decoder 2, embeded in the place other than the lower two bits of a microprogram counter MPC3 and branched to a new microinstruction execution routine. A microinstruction register EMB4 forms the branching conditions of a decoded operation code so that plural branched addresses after the decoding of the operation code can be optionally set up from the conditions such as instruction types and the existence of the preceeding control. Consequently, one instruction in a control storage device 5 is read out to the EMB4 and executed in accordance with the address set up in the MPC3, so that the efficiency of the instruction processing is improved.

Description

【発明の詳細な説明】 〔発明の利用分野〕 ７本発明は、マイクロプ四グラム制御の情報処理装置に
係り、特に１個の演算器を持ち、命令の先行制御を行う
処理装置において、処理速度の低下を最小限とするよう
な情報処理装置Ｋ関する。[Detailed Description of the Invention] [Field of Application of the Invention] 7. The present invention relates to an information processing device using micro-four-gram control, and particularly in a processing device that has one arithmetic unit and performs advance control of instructions, it is possible to improve the processing speed. The present invention relates to an information processing apparatus K that minimizes a decrease in .

〔発明の背景〕[Background of the invention]

命令実行速度高速化のため、出現頻度の高い命令につい
ては、先行制御を行うことがある。本発明は、一般Ｋ大
型処理装置で採用されるパイプライン方式による先行制
御ではなく、ハードウエアの削減のため、マイク四プロ
グラム制御による先行制御方式を行う情報処理装置を対
象とするものである。In order to increase the instruction execution speed, advance control may be performed for instructions that appear frequently. The present invention is directed to an information processing apparatus that performs advance control using four-microphone program control in order to reduce hardware, rather than the pipeline-based advance control adopted in general K large-sized processing devices.

マイクロプログラム制御の情報処理装置は、処理装置の
基本動作を指定するマイクｐ命令によりプ四グラミング
を行い、これを；制御記憶装置に格納し、これから逐時
マイクロ命令を読出し、実行することにより、処理装置
の動作が実現できる。A microprogram-controlled information processing device performs programming using microphone p instructions that specify the basic operations of the processing device, stores this in a control storage device, reads out microinstructions from there, and executes them. The operation of the processing device can be realized.

処理装置の機械語命令を実現するためのマイクロプログ
ラムは、大きく次の５つの部分より成る。The microprogram for realizing the machine language instructions of the processing device mainly consists of the following five parts.

（１）機械語命令冫主記憶装置から読出す。(1) Read machine language instructions from main memory.

（２）読出した機械語命令を解読し、各命令に対応した
マイクロ命令実行ルーチンへ分岐する。(2) Decipher the read machine language instructions and branch to the microinstruction execution routine corresponding to each instruction.

（３）オペランド記述部のアドレス計算２行う。(3) Perform address calculation 2 for the operand description section.

（４）命令のタイプによっては（３）のアドレスにより
主記憶装置からデータを読出すこともある。(4) Depending on the type of instruction, data may be read from the main memory using the address in (3).

（旬オペレーション部の実行を行う。(Executes the seasonal operation section.

機械飴命令は、その用途，目的Ｋより、効率のよい処理
を行う命令を用意するが、ここでは第１図Ｋ示すような
形式の例をとることＫする。Machine candy instructions are prepared to perform efficient processing based on their use and purpose, but here an example of the format shown in FIG. 1 will be used.

形式１．２は、共にオペレーションコード部Ｋよりオペ
ランドの属性が異なり、オペランドはレジスタの内容、
レジスタとディスプレースメントの演算した内容、ある
いは主記憶装置の内容に分かれる。形式１は、ｍ１オペ
ランドが暗黙のうちニ特定のレジスタの内容、あるいは
該レジスタで示される主記憶装置の内容に決められてい
るところが形式２と異なっている。For both formats 1.2 and 2, the operand attributes differ from the operation code part K, and the operands are the contents of the register,
It can be divided into the calculated contents of registers and displacement, or the contents of main memory. Format 1 differs from Format 2 in that the m1 operand is implicitly determined to be the contents of a specific register or the contents of the main memory indicated by that register.

本発明では、形式２０例を取上げ述べる。In the present invention, 20 examples of formats will be described.

形式２は、オペランド記述部２が、レジスタとディスプ
レイスメントの演算した結果をアドレスとする主記憶装
置の内容を指し、これを第２オペランドとし、オペラン
ド記述部１がレジスタの内容を指し、これを第１オペラ
ンドとする例とする。In format 2, the operand description part 2 points to the contents of the main memory whose address is the result of register and displacement operation, and takes this as the second operand, and the operand description part 1 points to the contents of the register, and specifies this as the second operand. In this example, it is used as the first operand.

形式２の機械飴命令を１個の演算器で実現するマイクロ
命令の動作フローを、第２，３図に示す。Figures 2 and 3 show the operation flow of a microinstruction that implements a Format 2 machine instruction with a single arithmetic unit.

機械語命令を実現するためのマイク四プログラムは、先
Ｋ述べた通り（１．）〜（５）の一連の処理により成立
っている。今、α）〜（５）の各々に対応して、第２図
Ｋ示すようにＩＦ．Ｄ，Ａ，ＯＦ，Ｅを定義して考える
と、この動作のフレーでは、アドレス計算（Ａ部），オ
ペランド間の演算（Ｅ部）以外の命令７エツチ（ＩＦ部
），オペランドフエツチ（ＯＦ部），デコード（Ｄ部）
の各部では演算器は動作していないため、命令実行速度
高速化，演算器の使用効率向上のために先行制硅が行わ
れる。第３図Ｋ１従来例として、δつの機械訪命令を２
マシンサイクルずらして、同時に姐理を行う先行制御方
式を説明する。レ．３図のＰＯで示すマシンサイクルに
は、並行して演算（Ｅ部）、オペランド・７エツチ（Ｏ
Ｆ部）、デコード（Ｄ部）の３つの処理が行われる。こ
れによって、３命令の処理時間は、１５マシンサイクル
から１０マシンサイクルに鎧縮される。これを実現する
には、先行して次の命令を格納しておくに十分なレジス
タと命令のデコード後に前に読出した機械語のオペラン
ド間の演算をするだめの演算記憶制御回路が必要である
。ところで、従来例の第３図のような先行制御方式では
、命令飴の解読（Ｄ部）をし、各命令κ対応したマイク
ロ命令実行ルーチンの先頭へ分岐した後は、必ずアドレ
ス計算部（Ａ部）を実行する方式をとっていたため、先
行制御の始まりや−先行制御の対象となる命令が連続す
る場合など、先行制御に乱れが生じる場合でも、必ず命
令の解読後はアドレス計算の処理を行わなければならず
、Ｙイク四プログラムステップ数の短紳化，命令の高速
化を考えると従来方式が最適なものとは言えなかった。The Mike 4 program for realizing machine language instructions is established by a series of processes (1.) to (5) as described above. Now, corresponding to each of α) to (5), as shown in FIG. 2K, IF. Defining and considering D, A, OF, and E, in this frame of operation, instructions 7 fetch (IF section) and operand fetch (OF section) other than address calculation (A section) and operation between operands (E section) are executed. part), decoding (D part)
Since the arithmetic units are not operating in each part, advance control is performed to speed up instruction execution and improve the efficiency of using the arithmetic units. Figure 3 K1 As a conventional example, δ machine visit instructions are
A preemptive control method in which machine cycles are shifted and two cycles are performed at the same time will be explained. Re. The machine cycle indicated by PO in Figure 3 includes the operation (E section) and operand 7 etching (O section) in parallel.
Three processes are performed: F part) and decoding (D part). This reduces the processing time for three instructions from 15 machine cycles to 10 machine cycles. To achieve this, it is necessary to have enough registers to store the next instruction in advance and an arithmetic storage control circuit to perform operations between the operands of the previously read machine language after decoding the instruction. . By the way, in the prior art control system as shown in FIG. Since the system uses a system that executes the first part), even if there is a disturbance in the preceding control, such as when the preceding control starts or when instructions subject to the preceding control are consecutive, the address calculation process is always performed after decoding the instruction. The conventional method could not be said to be optimal in terms of shortening the number of program steps and increasing the speed of instructions.

なお、本願より先に、本発明者等は、］つの命令のオペ
レーション・コード部のデコード（Ｄ部）と並行して、
あるいはデコードＫ先立ち、上記命令のオペランド記述
部のアドレスｔｌ′ｎ（Ａ部）を実行する先行制御方式
の情報処理装置を提案した（特願昭５８−３４０７３ｇ
明細書参照）。In addition, prior to this application, the present inventors decoded the operation code part of the instruction (part D) in parallel with
Alternatively, he proposed an information processing device using a advance control method that executes the address tl'n (part A) of the operand description part of the above instruction before decoding K (Japanese Patent Application No. 58-34073G).
(See specification).

しかし、上記の先顯発明は、分岐命令のときＫ生じる動
作フローの乱れを抑え、処理の高速化を図るものである
ため、先行制御の始まりや先行制御の対象となる命令が
連続する場合には、やはり動作フローに乱れが生じてい
る。However, the above-mentioned advance invention aims to speed up processing by suppressing the disturbance in the operational flow that occurs when a branch instruction occurs, and therefore, when the advance control starts or when instructions subject to advance control are consecutive, However, there is still a disturbance in the operational flow.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、このような従来の欠点を改善し、１個
の演算器を用いて先行制御を行う場合、タイプの違う命
令が連続したり、先行制御が乱された場合Ｋも、効率的
な命令処理を行って、処理効率の向上を図ることができ
る情報処理装置を提供することにある。The purpose of the present invention is to improve the above-mentioned drawbacks of the conventional technology, and to improve the efficiency when performing advance control using one arithmetic unit, even when instructions of different types are consecutive or when advance control is disturbed. An object of the present invention is to provide an information processing device that can improve processing efficiency by performing various command processing.

〔発明の概要〕 上記目的を達成するため、本発明の情報処理装置は、機
械語命令のオペレーションコードをデコードして、デコ
ード結果で示されるアドレスに分岐し、実行するような
マイクロプｐグラム制御の情報処理装置において、命令
のタイプおよび先行制御の有無等を条件として、デコー
ド後の分岐先を決定するパターンを一部に含むマイクロ
命令レジスタを有し、該マイクロ命令レジスタで示され
る内容にしたがい、命令のデコード後の分岐先を複数個
指定することに特徴がある。[Summary of the Invention] In order to achieve the above object, the information processing device of the present invention decodes the operation code of a machine language instruction, branches to the address indicated by the decoded result, and executes the microprogram p-gram control. The information processing device has a micro-instruction register that partially includes a pattern for determining a branch destination after decoding, subject to the type of instruction and the presence or absence of advance control, etc., and according to the contents indicated in the micro-instruction register, It is characterized by specifying multiple branch destinations after decoding an instruction.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例ケ説明’ｔ６。 An embodiment of the present invention will be explained below.

Ｙず、第４図により、オペレーン２ｌンニＪ−ドによる
デコードと分岐について説明する。The decoding and branching by the operating lane 2 will be explained with reference to FIG.

マイクロ命令により、掘械６！Ｉ命令読出しが指定され
、王記憶装置から読出され冫とデータはインストラクシ
ョンレジスタ１（以降ＩＲと１１γ！す）に格納される
。ＩＲＩに格納された機械’ｄＭ命令は解読器２でデコ
ードざオｔ１マイクａ命・どのシーケンスを制御するマ
イクロブｐグラム刀ウンタ３（以降ＭＰＣど略す冫の下
２ビット以外の場所に埋め込められで、蝉［シいマイ゛
クロ。ｈ令実行ルーチンへ分岐する（ＢＲ）。従来は、
このようにＩｌｌにセットされた命令をデコードし、名
命令に対応したマイクロ命令群の先頭へ分岐し、分岐麦
、アドレス計算以降の命令処理を実行するよう罠なって
いたが１本発明では、マイクロ命令レジスタ４（以降Ｅ
ＭＢと略す）でデコードオペコード分岐の条件を作り、
命令タイプや先行制御の有無等の条件からオペフードの
デコード後の分岐先を、ＥＭＢ４で指示するパタンをＭ
ＰＣ３の下２ビットに埋め込むこと圧より、マイクロプ
ロダラムで意識してデコード後の分岐先を指定できるよ
うにする。ＭＰＣ３にセットされたアドレスにしたがっ
て、制御記憶装置δの中の１命令がＥＭＢ４に読み出さ
れて、実行される。ＥＭＢ４におけるデコードオベコー
ド分岐の条件ビットは、任意の位置の２ビットが割当て
られる。デコード後の分岐先は、ＥＭＢｌ７Ｃより指定
ずる分岐タイプ（以降ＤＯＰＢと略す）によって、第５
図に示すようなものとなる。Excavator 6 by micro-instruction! I instruction read is designated, and the data read from the storage device is stored in instruction register 1 (hereinafter referred to as IR and 11γ!). The machine'dM instruction stored in the IRI is decoded by the decoder 2 and is embedded in a location other than the bottom 2 bits of the micro program counter 3 (hereinafter abbreviated as MPC) that controls which sequence. , cicada [white micro.Branch to h instruction execution routine (BR). Conventionally,
In this way, the instruction set in Ill is decoded, branched to the beginning of the microinstruction group corresponding to the name instruction, and instruction processing after branching and address calculation is executed. Microinstruction register 4 (hereinafter referred to as E)
MB) to create a decode opcode branch condition,
The pattern that instructs the branch destination after decoding the op hood based on conditions such as the instruction type and the presence or absence of advance control using EMB4 is M.
By embedding it in the lower two bits of PC3, the microprogram can consciously specify the branch destination after decoding. According to the address set in MPC3, one instruction in control storage device δ is read into EMB4 and executed. Two bits at arbitrary positions are assigned to the condition bits for the decode obecode branch in EMB4. The branch destination after decoding is determined by the branch type (hereinafter abbreviated as DOPB) specified by EMB17C.
The result will be as shown in the figure.

従来例では、第５図（ａ）に示すように、命令の読出し
（ＩＦ）後、オベコードのデコードを行い、各々の命令
処理の先頭Ｋ分岐し（ＤｏＰＢ）、アドレス計算を行っ
た後（イ）、実行する（ＯＦ，Ｅ）方式であるが、本実
施例では第５図（ｂ）に示すように、マイク冒プ四グラ
ムで意識してオペコードのデコード後の分岐先を指定で
きる。ＤｏＰＢ１，２．３Ｋより、全てのパタンの分岐
がサポートでき、次に示す例のごとく、命令と命令のつ
なぎ目の処理等で効果が発揮される。In the conventional example, as shown in FIG. 5(a), after the instruction is read (IF), the obecode is decoded, the first K branch of each instruction processing is performed (DoPB), and after address calculation (IF), the obecode is decoded. ), the (OF, E) method is used, but in this embodiment, as shown in FIG. 5(b), the branch destination after decoding the opcode can be consciously specified using the microphone input quadrature. Starting from DoPB1 and 2.3K, branching of all patterns can be supported, and is effective in processing the joints between instructions, as shown in the following example.

分岐タイプＤｏＰＢｌは、先行制御しない命令であって
、ＤｏＰＢｌの後、アドレスｆｆ算囚から始まり、オペ
ランド・フエツチ（ＯＦ）Ｌてから演算■を行う。分岐
タイプＤｏＰＢ２は、先行制御対象命令であって、点線
で示すステップは先行してアドレス計算囚が終丁してい
るため不要となる。分妓タイプＤｏＰＢ３は、先行制御
対象命令であって、点線で示す２つのステップ、すなわ
ちアドレス計算（自）とオペランド７エツチ（ＯＦ）は
先行して行われ終了しているため不要となる。Branch type DoPBl is an instruction that does not have advance control, and after DoPBl, starts from address ff and performs operation 2 after operand fetch (OF)L. Branch type DoPB2 is an instruction to be controlled in advance, and the step indicated by the dotted line is unnecessary because the address calculation has already been completed. The branch type DoPB3 is an instruction to be controlled in advance, and the two steps shown by dotted lines, address calculation (self) and operand 7 etch (OF), are performed and completed in advance and are therefore unnecessary.

第５図（０）は、ＭＰＣ３の下２ビットの値に対応する
分岐のタイプを示すもので、“００″のとき、ＤｏＰＢ
１、“０１”のときＤｏＰＢ２、“１０”のときＤｏＰ
Ｂ３である。Figure 5 (0) shows the branch type corresponding to the value of the lower two bits of MPC3.
1. DoPB2 when “01”, DoP when “10”
It is B3.

第６図は、本発明の一実施例を示すマイク四命令動作の
フロー図である。FIG. 6 is a flow diagram of the operation of four microphone commands showing one embodiment of the present invention.

第０図の命令１，４は先行制御しない命令であり、命令
２，３は先行制御する命令である。Instructions 1 and 4 in FIG. 0 are instructions that do not perform advance control, and instructions 2 and 3 are instructions that perform advance control.

実施例では、機械語命令のオペレーションコードをデコ
ード（至）して、機械語命令Ｋ対応したマイクロ命令群
Ｋ分岐する前にオペランド記述部のアドレス計算が行え
るような先行制御方式（前述の先願参照）を採用してい
るため、第６図に示すような先行制御が行える。In the embodiment, the advance control method (the above-mentioned prior application) is used in which the operation code of the machine language instruction is decoded and the address of the operand description part can be calculated before branching to the microinstruction group K corresponding to the machine language instruction K. (see), advance control as shown in FIG. 6 can be performed.

ここでは、オペコードデコード後の複数飛び先への分岐
が可能なことによって、マイクロ命令実行時間短縮の効
果を出している。第１図の形式２０タイプの命令を使っ
て、第６図を順を追って説明する。先ず命令１は先行制
御対象命令でないので、ＩＦ後マイクロの指示（（より
Ｄｌ（デコードオペコードブランチタイブ１）のオペコ
ードブランチをし、以下従来例と同様にＡ，ＯＦ，Ｅｋ
実行する。命令２は先行制御を行うため、命令ｌのＯＦ
と同時Ｋ先行して命令２のアドレス計算を行い、次の命
令１の実行中ＫオベランドフェッチとＤ３（デコードオ
ペコードブランチタイプ３）を行う。Here, by being able to branch to multiple destinations after decoding the opcode, the microinstruction execution time is reduced. FIG. 6 will be explained step by step using the Format 20 type instructions shown in FIG. First, since instruction 1 is not an instruction to be controlled in advance, after the IF, the micro instruction ((from Dl (decode operation code branch type 1)) is executed, and then A, OF, Ek are executed as in the conventional example.
Execute. Since instruction 2 performs advance control, OF of instruction l
At the same time, the address of instruction 2 is calculated in advance, and during the execution of the next instruction 1, Koverand fetch and D3 (decode opcode branch type 3) are performed.

命令２から命令３へは先行制御対象命令の連続であり、
命令２の実行中に次のＩＰを出す。そしてアドレス計算
と同時にＤ２（デコードオペコードプランチタイプ２）
を行い、同時ＫＩＦを出し次の命令の先取りを行う。Instruction 2 to instruction 3 is a series of preceding control target instructions,
Issue the next IP while executing instruction 2. And at the same time as address calculation, D2 (decode opcode plant type 2)
, and issues a simultaneous KIF to prefetch the next instruction.

第６図から分かるように、ＤｏＰＢで１．２．３のタイ
プを設けたことＫより、従来ＤｏＰＢ後、アドレス計算
囚から始めていた処理を、マイクロに意識させ、ＤＯＰ
Ｂ後のブランチ先を任意Ｋとることができるようになっ
た。例えは、第６図の命令２のデコードではＤ３を指示
ずることＫより、アドレス計算囚，オペランド７エツチ
（ＯＦ）の完了した時点に分岐することができ、命令の
実行のみ行えばよく、命令３のデコードではＤ２を指定
することκより、アドレス計算（５）の完了した時点忙
分岐することができ、アドレス計算を省略できるなど命
令どうしのつなぎの部分の処理の最適化を図ることが可
能となった。命令ヰでは先行制御を行わないため、Ｄ？
によりアドレス計算囚からのルーチンに分岐させている
。このようＫ１デコードオペコードブランチの機能に対
して、マイクロで分肢先アドレスを設定することができ
ることＫより、命令間でのつなぎにからむ処理の効率化
を図ることが可能になった。As can be seen from Figure 6, by providing the types 1.2.3 in DoPB, we have made the micro aware of the process that conventionally started from address calculation after DoPB.
The branch destination after B can now be any K. For example, in the decoding of instruction 2 in FIG. 6, by specifying D3, it is possible to branch when the address calculation is completed and the operand 7 etch (OF) is completed, and it is only necessary to execute the instruction. By specifying D2 in the decoding of step 3, it is possible to take a busy branch when address calculation (5) is completed, and it is possible to optimize the processing at the transition between instructions, such as omitting address calculation. It became. Since advance control is not performed in command ッ, D?
This causes a branch to the routine from address calculation. As described above, the ability to set the branch end address in the micro for the function of the K1 decode opcode branch has made it possible to improve the efficiency of processing related to connections between instructions.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、機械語命令のオ
ペレーションコードを解読して、マイクロ命令群に分岐
するに際し、マイクロプログラムの制御により、先行制
御の有無あるいは命令のタイプの違い等から、解読後の
分岐先を自由に選択できるので、タイプの違う命令等の
連続によって先行制御が乱れた場合でも、マイクロステ
ップ数を最小にし、命令処理効率の最適化を図ることが
でき、処理装置の高速動作が可能となる。As explained above, according to the present invention, when decoding the operation code of a machine language instruction and branching to a group of microinstructions, the control of the microprogram allows Since the branch destination after decoding can be freely selected, even if advance control is disrupted due to consecutive instructions of different types, the number of microsteps can be minimized, instruction processing efficiency can be optimized, and the processing unit can be High-speed operation is possible.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は機械語命令の２つの形式の例を示す図、第２図
は第１図の形式２の機械詔命令を実現するマイク賞命令
の動作７四一図、第３図は従来の先行制御の動作７四一
図、第４図は本発明の一実施例ヲ示すデコードオベコー
ドブランチの説明図、第５図は本発明の実施例を示すオ
ペコードブランチのタイプ別フローチャート、第６図は
本発明の実施例を示すマイクロ命令動作の７ロー図であ
る。 １：インストラクションレジスタ（ＩＲ）、２：解読器
、３：マイクロプログテムカウンタ（ＭＰＣ）、４二マ
イクロ命令レジスタ（ＥＭＢ）、５：制御記憶装置（Ｃ
Ｓ）。 代理人弁理士高橋明＝ζＤ −３０１−Figure 1 is a diagram showing examples of two formats of machine language instructions, Figure 2 is a diagram showing the operation of the microphone command that implements the machine edict command of format 2 in Figure 1, and Figure 3 is a diagram showing the conventional Preliminary control operation 741, FIG. 4 is an explanatory diagram of a decode obecode branch showing an embodiment of the present invention, FIG. 5 is a flowchart by type of opcode branch showing an embodiment of the present invention, and FIG. 1 is a 7-row diagram of microinstruction operations illustrating an embodiment of the present invention; FIG. 1: Instruction register (IR), 2: Decoder, 3: Micro program counter (MPC), 42 Micro instruction register (EMB), 5: Control memory (C
S). Representative Patent Attorney Akira Takahashi = ζD -301-

Claims (1)

【特許請求の範囲】[Claims] ■機械語命令のオペレーションコードをデコードして、
デコード結果で示されるアドレスに分岐し、実行するよ
うなマイクロプログラム制御の情報処理装置Ｋおいて、
命令のタイプおよび先行制御の有無等を条件として、デ
コード後の分岐先を決定するパターンを一部Ｋ含むマイ
クロ命令レジスタを有し、該マイクロ命令レジスタで示
される内容Ｋしたがい、命令のデコード後の分岐先を複
数個指定することを特徴とする情報処理装置。■Decode the operation code of machine language instructions,
In a microprogram-controlled information processing device K that branches to an address indicated by a decoding result and executes,
It has a microinstruction register that includes a part K of patterns that determine the branch destination after decoding, subject to the type of instruction and the presence or absence of advance control. An information processing device characterized by specifying a plurality of branch destinations.