JPS6079455A - Bus controlling system - Google Patents
Bus controlling systemInfo
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- JPS6079455A JPS6079455A JP18820683A JP18820683A JPS6079455A JP S6079455 A JPS6079455 A JP S6079455A JP 18820683 A JP18820683 A JP 18820683A JP 18820683 A JP18820683 A JP 18820683A JP S6079455 A JPS6079455 A JP S6079455A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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Abstract
Description
【発明の詳細な説明】
本発明は、情報処理装置におけるバス制御方式%式%
従来バス制御方式、特に共通バスの制御方式では、ml
図に示すように一つの共通ノくスに主記憶1 装置(以
下MMU)、バスコントローラ、演算処理装置(以“下
EPU)および入出力制御装置(以下l0P)等が多数
接続されている。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a bus control method in an information processing device.
As shown in the figure, a large number of main memory units (hereinafter referred to as MMU), bus controllers, arithmetic processing units (hereinafter referred to as EPU), input/output control units (hereinafter referred to as 10P), etc. are connected to one common node.
この方式は一般に多くの前記装置類を容易に接続できる
。接続装置類が少ない場合、すなわちノ(ス長が短い場
合には、問題ない。しかし接続装置類が多くなるに従い
バス長が長くなムこれに伴ないバス信号の反射等による
波形のなまシも含めた遅延時間が増加し、バス転送速度
の低下を招くという欠点がある。This method generally allows easy connection of many of the above devices. There is no problem when there are few connected devices, that is, when the bus length is short.However, as the number of connected devices increases, the bus length becomes longer, and as a result, waveforms may become distorted due to bus signal reflections, etc. This method has the disadvantage that the delay time including the delay time increases and the bus transfer speed decreases.
しかもこの遅延時間の増加はバス上のバス転送を必要と
する2装置間の距離が大きい場合はもちろん小さくても
同じである。Moreover, this increase in delay time is the same whether the distance between two devices on the bus requiring bus transfer is large or small.
第1図を参照すると、装置間距離の小さいMMU 1と
BPU3との間のバス転送が頻繁で、かつ装置間距離の
大きいMMUlとl0Pn6と間のバス転送がほとんど
ない場合でも、MMYiとEPU3とのバス転送速度が
低下するので、システム全体のEPU3との間で行なわ
ルるバス転送速度を必要としなくても、存在するだけで
バス長延長に寄与し、システム全体のバス転送速度を低
下させることに層目すべきである。Referring to FIG. 1, even if there are frequent bus transfers between MMU 1 and BPU3, which have a small distance between devices, and almost no bus transfers between MMU1 and 10Pn6, which have a large distance between devices, MMYi and EPU3 Since the bus transfer speed of the EPU 3 of the entire system is not required, its mere existence contributes to the lengthening of the bus and reduces the bus transfer speed of the entire system. We should pay particular attention to the layers.
発明の目的
本発明の目的は上述の欠点を除去し、バス長姑長に伴な
う性能低下を最小限に抑えることのできるバス側斜方式
を提供することにある。OBJECTS OF THE INVENTION It is an object of the present invention to provide a bus side diagonal system that can eliminate the above-mentioned drawbacks and minimize the performance deterioration caused by the length of the bus.
発明の構成
本発明の方式は、主記憶装置と、
少なくとも1つの演算処理装置と、
複数の入出力制御装置と、
前記主記憶装置、前記演算処理装置および前記複数の入
出力制御装置゛のうち少なくとも一部が共通に接続さn
る第1の共通バスと、
この第1の共通バスに接続さnる中継レジスタと、
この中継レジスタおよび前記複数の入出力制御装置のう
ちの残りが共通に接続される第2の共通バスと、
前記第1の共通バスに接続さnた任意の装置から前記第
2の共通バスに接続さnた任意の入出力制御装置に対し
情報の転送を行なうため前記第2の共通バス活性化用第
1の制御信号を伝送する第1の制御信号線と、
前記第2の共通バスに接続さ扛た入出力制御装置の1つ
から前記i1の共通バスに接続さ扛た任意の装置に対し
情報の転送を行なうため前記Mlの共通バス活性化用第
2の制御信号を伝送する第2の制御信号線とを備え、
バスの使用権割当に対応して前記Mlおよび第2の制御
信号を制御することを特徴とする。Structure of the Invention The method of the present invention includes: a main storage device, at least one arithmetic processing device, a plurality of input/output control devices, and among the main storage device, the arithmetic processing device, and the plurality of input/output control devices. At least some parts are connected in common n
a first common bus connected to the first common bus, a relay register connected to the first common bus, and a second common bus to which the relay register and the rest of the plurality of input/output control devices are connected in common. , for activating the second common bus in order to transfer information from any device connected to the first common bus to any input/output control device connected to the second common bus. a first control signal line for transmitting a first control signal; and an arbitrary device connected to the i1 common bus from one of the input/output control devices connected to the second common bus. a second control signal line for transmitting a second control signal for activating the common bus of the Ml in order to transfer information; It is characterized by control.
発明の実施例 次に本発明について図面を参照して詳細に説明する。Examples of the invention Next, the present invention will be explained in detail with reference to the drawings.
第2図を参照すると、本発明の一実施例は。Referring to FIG. 2, one embodiment of the present invention.
MMUI、バスコントローラ2.EPU3..10PO
4゜こ几ら装置1−4と接続される第1の共通バス7゜
l0PI 5. ・ l0Pn6. こnら装置5−6
と接続さnる第2の共通バス8.第1の共通バス7およ
び第2の共通バス8に接続される中継レジスタ9.EP
U3.l0PO4,l0P15およびl0Pn6からの
バス使用権要求信号をバスコントローラ2に伝送するバ
ス使用権要求信号線10゜およびMMUlからのバス使
用権要求信号をバスコントローラ2に伝送するバス使用
権要求信号線11から構成されている。MMUI, bus controller 2. EPU3. .. 10PO
4. First common bus 7°l0PI connected to devices 1-4.5.・l0Pn6. These devices 5-6
a second common bus connected to 8. A relay register 9 connected to the first common bus 7 and the second common bus 8. EP
U3. A bus right request signal line 10° that transmits bus right request signals from l0PO4, l0P15, and l0Pn6 to the bus controller 2, and a bus right request signal line 11 that transmits a bus right request signal from MMU1 to the bus controller 2. It consists of
前記バスコントローラ2はMMUlを含む各装置1−6
からバス使用権要求信号線lOおよび11を介して与え
らnるバス使用権要求信号を受け取り、所定のルールに
よりバス使用権の優先順位を決定し、その時点での最高
優先順位の装置に対しバス使用権を与える。The bus controller 2 connects each device 1-6 including MMU1.
It receives n bus right-to-use request signals given through bus right-to-use request signal lines lO and 11 from Grant the right to use the bus.
次に第2図の中継レジスタ9の構成を第3図を用いて詳
細に説明する。Next, the configuration of the relay register 9 shown in FIG. 2 will be explained in detail using FIG. 3.
第3図を参照すると、前記中継レジスタ9は端子31,
32,33および34,7リツプフロツプ35および3
6.バスドライバ37−1および37−2.およびバス
ドライバ38−1および38−2から構成されている。Referring to FIG. 3, the relay register 9 has terminals 31,
32,33 and 34,7 lip flops 35 and 3
6. Bus drivers 37-1 and 37-2. and bus drivers 38-1 and 38-2.
前記端子31は、第1の共通バスへ接続さル、前記端子
32は第2の共通バスへ接続さする。前記端子33はm
lの制御信号の受信端子、同様に前記端子34は第2の
制御信号の受信端子である。The terminal 31 is connected to a first common bus, and the terminal 32 is connected to a second common bus. The terminal 33 is m
Similarly, the terminal 34 is a receiving terminal for the second control signal.
フリップフロップ(以下F/F ) 35は第1の共通
バス7から第2の共通バス8ヘバス転送するときの中継
レジスタであ、9.F/F36は第2の共通バス8から
ifの共通バス7ヘバス転送するときの中継レジスタで
ある。各々第1の共通バス7と第2の共通バス8との間
にまたがるバス転送のときバス上の情報を貯える役目を
果たす。A flip-flop (hereinafter referred to as F/F) 35 is a relay register for bus transfer from the first common bus 7 to the second common bus 8; The F/F 36 is a relay register for bus transfer from the second common bus 8 to the if common bus 7. Each serves to store information on the bus during bus transfer between the first common bus 7 and the second common bus 8.
ilの制御信号は第1の共通バス7から第2の共通バス
8へのバス転送を活性化するための信号で、第1の共通
バス7から第2の共通バス8へのバス転送時、真にして
トライステートのバスドライバ37−1.および37−
2’(jイネーブルさせる。The control signal il is a signal for activating bus transfer from the first common bus 7 to the second common bus 8. During bus transfer from the first common bus 7 to the second common bus 8, True tri-state bus driver 37-1. and 37-
2'(j enable.
一万第2の共通バス8から、第1の共通バス7へのバス
転送時は偽にして、バスト2イパ37−1.および37
−2をディスイネーブルさせる。When the bus is transferred from the second common bus 8 to the first common bus 7, it is set to false, and the bus 2 IPA 37-1. and 37
-2 is disabled.
第2の制御信号は第2の共通バス8から第1の共通バス
7へのバス転送を活性化するための信号で、第2の共通
バス8から第1の共通バス7へのバス転送時、真にして
トラフステートのバスドライバ38−1および38−2
をイネーブルさせる。The second control signal is a signal for activating bus transfer from the second common bus 8 to the first common bus 7, and is a signal for activating bus transfer from the second common bus 8 to the first common bus 7. , true and trough state bus drivers 38-1 and 38-2
enable.
一方第1の共通バス7から第2の共通バス8へのバス転
送時は偽にしてバスドライバ38−1および38−2を
ディスイネーブルさせる。On the other hand, during bus transfer from the first common bus 7 to the second common bus 8, the flag is set to false to disable the bus drivers 38-1 and 38-2.
第2図において、バス使用権割当の結果、たとえばMM
Ulからl0P15に対してバス転送が必要になった時
は、第1の制御信号を真、第2の制御信号を偽とするこ
とによって所望のバス転送が可能になる。また、l0P
n6からMMU 1に対してバス転送が必要になった時
には第2の制御信号を真、第1の制御信号を偽にするこ
とによシ所望のバス転送が可能になる。In FIG. 2, the result of bus usage right allocation, for example, MM
When bus transfer from Ul to l0P15 is required, the desired bus transfer can be performed by setting the first control signal to true and the second control signal to false. Also, l0P
When bus transfer from n6 to MMU 1 becomes necessary, desired bus transfer can be performed by setting the second control signal to true and the first control signal to false.
さて、第2図の中継レジスタ9の位置はMlの共通バス
7に接続されるMMUl、EPU3゜l0PO4など必
要最低限のしかも高いバス転送速度を必要とする装置類
の性能を最大限に引出すような場所(バス長)に設定す
る。Now, the position of the relay register 9 in Fig. 2 is set so as to maximize the performance of the devices connected to the common bus 7 of Ml, such as MMU1, EPU3゜l0PO4, etc., which require the minimum necessary and high bus transfer speed. Set at a suitable location (bus length).
こうして第1の共通バスに接続さnる装置間のバス転送
を、第2の共通バスに接続される装置に影響されること
なく高速に実行できる。In this way, bus transfer between devices connected to the first common bus can be performed at high speed without being affected by devices connected to the second common bus.
本発明によ扛ば、第1の共通バス7と第2の共通バス8
とを中継レジスタ9を介して接続し、第1の共通バス7
に接続さnた任意の装置から第2の共通バス8に接続さ
れた入出力制御装置に対し、データの転送を行なうため
、第2の共通バス32を活性化するmlの制御信号を有
し、かつ第2の共通バス8に接続さnた入出力制御装置
4,5゜および6の1つからilの共通バス7に接続さ
nた任意の装置に対しデータの転送を行なうため、il
の共通バス7を活性化する第2の制御信号を有し、バス
の使用権割当2に対応して前記制御信号を制御すること
によって、バス長延長に伴なう性能低下を最小限に抑え
ることが可能である。According to the invention, the first common bus 7 and the second common bus 8
and a first common bus 7 via a relay register 9.
It has a control signal for activating the second common bus 32 in order to transfer data from any device connected to the input/output control device connected to the second common bus 8. , and to transfer data from one of the input/output control devices 4, 5, and 6 connected to the second common bus 8 to any device connected to the common bus 7 of the IL.
The bus has a second control signal that activates the common bus 7, and by controlling the control signal in accordance with the bus usage right allocation 2, performance degradation due to bus length extension is minimized. Is possible.
発明の効果
本発明には、第1の共通バスと第2の共通バスを中継レ
ジスタを介して接続して、第1の共通バスと第2の共通
バス間の転送を制御する制御信号1.2を設け、バスの
使用権割当てに対応してこの信号を制御することによっ
て、バス長延長に伴なう性2能低下を最小限に抑えるこ
とができるという効果がある。Effects of the Invention The present invention provides control signals 1. for connecting a first common bus and a second common bus via a relay register to control transfer between the first common bus and the second common bus. By providing the signal 2 and controlling this signal in accordance with the allocation of bus usage rights, it is possible to minimize the deterioration in performance due to the extension of the bus length.
m1図は従来のバス方式を示す図、第2図は本発明の一
実施例を示す図および第3図は第2図の一実施例の中継
レジスタの詳細な構成を示す図である。
第3図において、31・旧・・第1の共通バスへ接続さ
れる端子、−32・・・・・・第2の共通バスへ接続さ
れる端子、33・・・・・・mlの制御信号受信端子、
34・・・・・・第2の制御信号受信端子、35.36
・・・・・・フリップフロップ、37−1.37−2.
38−1゜38−2・・・・・・バストライバ。FIG. m1 is a diagram showing a conventional bus system, FIG. 2 is a diagram showing an embodiment of the present invention, and FIG. 3 is a diagram showing a detailed configuration of the relay register of the embodiment shown in FIG. In Fig. 3, 31.. old terminal connected to the first common bus, -32.. terminal connected to the second common bus, 33.. control of ml. signal receiving terminal,
34...Second control signal receiving terminal, 35.36
...Flip-flop, 37-1.37-2.
38-1゜38-2... Bus driver.
Claims (1)
入出力制御装置のうち少なくとも一部力共通に接続され
るilの共通バスと、 この第1の共通バスに接続さnる中継レジスjと、 この中継レジスタおよび前記複数の入出力側全装置のう
ちの残りが共通に接続さ1する第2の共!バスと、 前記第1の共通バスに接続さ■た任意の装置力ら前記第
2の共通バスに接続さnた任意の入出プ告11和唄也ミ
(むfマ四1」書☆μσ)麩;護シ行外 ら介にへ前信
P円九5の共通バス活性化用第1の制御信号を伝送する
第1の制御信号線と。 前記第2の共通バスに接続された入出力制御装置の1つ
から前記第1の共通バスに接続さf′した任意の装置に
対し情報の転送を行なうため前記mlの共通バス“活性
化用m2の制御信号を伝送する第2の制御信号線とを備
尤 バスの使用権割当に対応して前記第1および第2の制御
信号を制御することを特徴とするノくス制御 御方式。[Scope of Claims] A main storage device, at least one arithmetic processing device, a plurality of input/output control devices, and at least one of the main storage device, the arithmetic processing device, and the plurality of input/output control devices. A common bus of il that is commonly connected to the first common bus, a relay register j that is connected to this first common bus, and this relay register and the rest of the plurality of input/output side devices are commonly connected. The second one to do 1! bus, and any device connected to said first common bus and any input/output signal connected to said second common bus. ) A first control signal line that transmits a first control signal for activating the common bus of the PEN 95. In order to transfer information from one of the input/output control devices connected to the second common bus to any device f′ connected to the first common bus, A second control signal line for transmitting a control signal of m2 is controlled to control the first and second control signals in accordance with assignment of the right to use a bus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18820683A JPS6079455A (en) | 1983-10-07 | 1983-10-07 | Bus controlling system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18820683A JPS6079455A (en) | 1983-10-07 | 1983-10-07 | Bus controlling system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6079455A true JPS6079455A (en) | 1985-05-07 |
JPH0113575B2 JPH0113575B2 (en) | 1989-03-07 |
Family
ID=16219625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18820683A Granted JPS6079455A (en) | 1983-10-07 | 1983-10-07 | Bus controlling system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6079455A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0449192Y2 (en) * | 1987-12-25 | 1992-11-19 | ||
JPH0314193U (en) * | 1989-06-27 | 1991-02-13 |
-
1983
- 1983-10-07 JP JP18820683A patent/JPS6079455A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0113575B2 (en) | 1989-03-07 |
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