JPS6074649A - Semiconductor ic device - Google Patents
Semiconductor ic deviceInfo
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- JPS6074649A JPS6074649A JP58182612A JP18261283A JPS6074649A JP S6074649 A JPS6074649 A JP S6074649A JP 58182612 A JP58182612 A JP 58182612A JP 18261283 A JP18261283 A JP 18261283A JP S6074649 A JPS6074649 A JP S6074649A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路(以後LSIと略称)、とく
にマスタースライス方式のLSIに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit (hereinafter abbreviated as LSI), and particularly to a master slice type LSI.
マスタースライス方式のLSIは別名ゲーI・アレイと
もよばれ、1個の半導体チップの中に通常複数個の素子
(トランジスタ等の能動素子及び抵抗等の受動素子を含
む)からなる汎用セ・ルを予めマトリクス状に多数形成
し7たマスターウェハーを用意してお轡、開発品種に応
じて配線マスク(金属配線マスク及び絶縁層開口マスク
を含む)を作製し、これによって、マスターウェハー上
の汎用セル内の素子を結合して所望の論理機能を有する
論理セル(ゲート)を適宜実現し、更にこれを複数接続
して、最終LSIを完成するものである。ここで、マス
ターウェハーを製造する工程をマスター工程と呼び、開
発品種にかかわらず、同一のマスクパターンで実現され
る。ただt、 %開発品種の論理ゲート数(規模)の多
様性に対応して、汎用セルの数の異なる複数種のマスタ
ーをマスターシリーズとして用意しである。また上記開
発品種ごとの配線マスクにより、マスターウェハーから
最終LSIを製造する工程をパーソナライズ工程と呼び
通常2層の金属配線及びマスターウェハー上の素子と金
属配線を接続する第1の絶縁層開口(コンタクトホール
)、金属配線どうしを接続する第2の絶縁層開口(VI
Aホール)等からなる。A master slice type LSI is also called a game I array, and a general-purpose cell consisting of a plurality of elements (including active elements such as transistors and passive elements such as resistors) is usually installed in one semiconductor chip in advance. A master wafer in which a large number of cells are formed in a matrix is prepared, and a wiring mask (including a metal wiring mask and an insulating layer opening mask) is prepared according to the product to be developed. A logic cell (gate) having a desired logic function is appropriately realized by combining these elements, and a plurality of these elements are further connected to complete the final LSI. Here, the process of manufacturing the master wafer is called a master process, and is realized using the same mask pattern regardless of the product type developed. However, in response to the diversity in the number of logic gates (scale) of the developed products, we have prepared multiple types of masters with different numbers of general-purpose cells as a master series. In addition, the process of manufacturing final LSI from a master wafer using a wiring mask for each developed product is called the personalization process, which normally includes two layers of metal wiring and a first insulating layer opening (contact) that connects the elements and metal wiring on the master wafer. hole), second insulating layer opening (VI
A hole) etc.
第1図に、マスタースライス方式LSIのチップレイア
ウトの例を示す。図中1「1は汎用セルのアレイ、1−
2は配線領域、J −sは入/出力セル、ノー4は入/
出力パッドを示す。FIG. 1 shows an example of a chip layout of a master slice type LSI. In the figure, 1 "1 is an array of general-purpose cells, 1-
2 is the wiring area, J-s is the input/output cell, and No. 4 is the input/output cell.
Shows output pad.
配線領域1−2は、汎用セル上に形成された論理回路(
ゲート)、間を接続する配線を施すための領域で、配線
は、配線領域1−2内の配線トラック上を走る。1つの
配穀領域内に何本の配線トラックがあるかは、マスター
によって異なり、汎用セル数の多いマスターはど多くの
トラックを必要とする。下表は、この汎用セル数、入/
出力パッド数及び配線トラック数の組み合せの例をあら
れし、これら一連のマスターをマスターシリーズと呼ん
でいる。The wiring area 1-2 is a logic circuit formed on a general-purpose cell (
In this area, the wiring runs on the wiring track in the wiring area 1-2. The number of wiring tracks in one grain distribution area varies depending on the master, and a master with a large number of general-purpose cells requires a large number of tracks. The table below shows the number of general-purpose cells, input/
Examples of combinations of the number of output pads and the number of wiring tracks are shown below, and a series of masters is called a master series.
このようなマスターシリーズを使用して、例として18
00.汎用セルの論理LSIを実現する場合を考える。18 as an example using a master series like this
00. Consider the case of realizing a general-purpose cell logic LSI.
この場合、同じ1800汎用セル使用といっても、少な
い汎用セルで実現できる論理ゲート(インバータ、2人
力NOR。In this case, even though the same 1800 general-purpose cells are used, a logic gate (inverter, two-man NOR) can be realized with fewer general-purpose cells.
2人力NAND等)が多数ある場合と、多くの汎用セル
がないと実現で診ない論理ゲート(フリップ70ツブ、
シフトレジスタ等)が多数ある場合とでかなり様子が異
なる。前者の場合は、論理ゲートの入/出力端子間を接
続する配線ノノード数が多くなり、配線領域が混んで来
る。さらに、極端な場合は、配線トラックの不足から配
線不可能となる事態にいたる場合もある。このような場
合はこれまでの配装置、配線データを破棄して、汎用セ
ル数(従ってトラック数)の1段多いマスターを新たに
選んで、配置、配線をやりなおすことになる。使用汎用
セル数1800の論理LSIを実現する場合、多くの場
合上記表の汎用セル数2000のマスターを選択すれば
よいが、上記のような場合、汎用セル数3000のマス
ターに色り換えなければならないことになる。この場合
、3000汎用セルへのきり換え以前になされ次設計作
業が無駄になるばかりでなく、出来上ったLSIも約4
0%のトランジスタ(汎用セル)が未使用となって残さ
れ、さらにこれにともなうチップサイズの増大による歩
留りの低下もある結果、非常に無駄の多いLSIが出来
ることになる。ま次、こわを防止するために、上記表の
各マスターの配線トラック数をはじめからもう少し増や
して設計しておく事もできるが、こうした場合、多くの
場合は現在の上記表のトラック数のままで配線可能であ
るから、増加させたトラックの分だけチップサイズを大
きくすることになる。Logic gates (flip 70, etc.) that cannot be realized without many general-purpose cells
The situation is quite different depending on the case where there are many shift registers, etc.). In the former case, the number of wiring nodes connecting the input/output terminals of the logic gate increases, and the wiring area becomes crowded. Furthermore, in extreme cases, the lack of wiring tracks may lead to a situation where wiring is impossible. In such a case, the previous layout device and wiring data must be discarded, a new master with one stage more general-purpose cells (therefore, the number of tracks) must be selected, and the layout and wiring must be redone. When realizing a logic LSI that uses 1800 general-purpose cells, in most cases it is sufficient to select the master with 2000 general-purpose cells in the table above, but in the above case, it is necessary to change to the master with 3000 general-purpose cells. It will not happen. In this case, not only will the subsequent design work that was done before switching to the 3000 general-purpose cell be wasted, but the completed LSI will also be approximately 4.
0% of transistors (general-purpose cells) are left unused, and as a result, the yield is reduced due to the increase in chip size, resulting in a very wasteful LSI. Next, in order to prevent stiffness, it is possible to increase the number of wiring tracks for each master in the table above from the beginning, but in most cases, the number of tracks in the current table above will remain the same. Since the wiring can be done using the same number of tracks, the chip size will be increased by the increased number of tracks.
すなわち、1部の配線数の多い論理LSIの無駄を解消
するために、その他のほとんどの論理LSIに無駄を作
ることになる。That is, in order to eliminate waste in one logic LSI with a large number of wiring lines, waste is created in most other logic LSIs.
配線に3層金属配線を使用しても、ある汎用セル数のマ
スターのもつ配線トラックがマスターによって決められ
ているという上記表の思想にある限り同じ問題が発生す
る。Even if three-layer metal wiring is used for wiring, the same problem will occur as long as the idea in the above table is that the wiring tracks of a master with a certain number of general-purpose cells are determined by the master.
上記のように、従来技術によるマスタースライス方式の
LS I、すなわちマスターによって汎用セル数及び配
線トラック数の上限が固定されているといり方式では、
一部の配#数の多い論理LEIIを実現する場合に大き
な無駄が発生し、これを防止するためにはその他の多数
の論理LSI全部に無駄が発生するというジレンマが存
在する。As mentioned above, in the master slice type LSI according to the prior art, that is, in the Toiri type in which the upper limit of the number of general-purpose cells and the number of wiring tracks is fixed by the master,
A dilemma exists in that a large amount of waste occurs when implementing a part of the logic LEII with a large number of circuits, and in order to prevent this, waste occurs in all the other large number of logic LSIs.
この発明は、上述した従来技術によるマスタースライス
方式のLSIの欠点を解決したもので、従来方式では配
線トラックをオーバーして配線できなかった論理LSI
も配線可能とした方式を提供することを目的とする。This invention solves the drawbacks of the master slice type LSI according to the prior art described above.
The purpose of the present invention is to provide a method that enables wiring.
この発明は、1つのマスターに対し、N層金属配線(た
だしN≧2)とM層金属配線(ただしM)N )の両方
を使用することにより実現される。すなわち、第1図お
よび前述の表に示す同じマスターで、はとんどの論理L
SIを2層金属配線によって実現するが配線トラックが
不足するLSIが発生した場合にかぎり、3層目の金属
配線を使用し、トラックの不足分をおぎなうことによっ
て、上位マスターの使用をさける0
〔発明の効果〕
この発明によれば、従来方式のもっていた欠点すなわち
、一部の配線数の多いLSIを実現する場合に大金な無
駄が発生し、これを防止するには、通常の多数のLSI
全部に無駄が発生するというジレンマは解消する。そし
て通常の多数のLSIに無駄を発生させることなく、配
線数の多い一部のLSIに対しても、
■ 配線トラックの不足が発生する以前の配置、配線デ
ータをほとんどその1ま使うことができ、
■ マスターを1段上位にきり換えないため、未使用ト
ランジスタ(汎用セル)を最少にして、
■ チップサイズを大きくしないため、チップサイズに
よる歩留り低下をもたらさない、といった特徴をもった
LSIを実現することがで縫る。This invention is realized by using both an N-layer metal wiring (where N≧2) and an M-layer metal wiring (where M)N ) for one master. That is, with the same master shown in Figure 1 and the table above, most logic L
SI is realized by two-layer metal wiring, but only when an LSI with a shortage of wiring tracks occurs, use third-layer metal wiring to make up for the lack of tracks, thereby avoiding the use of an upper master. [Effects of the Invention] According to the present invention, a disadvantage of the conventional method is that a large amount of money is wasted when realizing an LSI with a large number of wires in some parts, and in order to prevent this, it is necessary to LSI
This solves the dilemma that everything is wasted. And, without causing waste in a large number of normal LSIs, even for some LSIs with a large number of wires, almost all of the layout and wiring data before the lack of wiring tracks can be used. , ■ Minimizes the number of unused transistors (general-purpose cells) because the master is not switched to the next higher level, ■ Realizes an LSI with the following characteristics: Since the chip size does not increase, there is no yield loss due to chip size. Can be sewn on.
第2図は、この発明からなるマスタースライス方式LS
Iの配線領域に、2層金属配線により配線を施した例を
示す。2−1は第1N/I金属配線で定められた配線ト
ラック上を縦方向に走り、2−2は第2層金属配線で横
方向に走る。FIG. 2 shows the master slice method LS according to the present invention.
An example is shown in which wiring is provided in the wiring area I using two-layer metal wiring. 2-1 runs vertically on the wiring track defined by the first N/I metal wiring, and 2-2 runs horizontally on the second layer metal wiring.
また2−3は、上記配置1ilj!2−1と2−2との
間の絶縁層膜の開口で、2−1と2−2の電気的接続に
用いる0第1層金属/第2層金鵬配線のこのレイアウト
の方式は、2層金網配線を用いた従来方式でも用いられ
ている方式である。すなわち、本発明では従来方式の金
属2層配線のマスターウェハー及び論理ゲート内の配線
パターン(マクロセルデータと呼ぶ)をそのまま用いる
ことができ、マスターパターン、マクロセルライブラリ
ーの新たな設計作業は不要である。Moreover, 2-3 is the above arrangement 1ilj! This layout method of the first layer metal/second layer metal wiring used for electrical connection between 2-1 and 2-2 through the opening in the insulating layer film between 2-1 and 2-2 is as follows: This method is also used in the conventional method using layered wire mesh wiring. That is, in the present invention, the master wafer of the conventional two-layer metal wiring and the wiring pattern in the logic gate (referred to as macrocell data) can be used as is, and new design work for the master pattern and macrocell library is not required. .
第2図の配線で配線トラック不足が発生した場合は、第
3図に示すように第3/@配線3−4を用いて、第1層
金属配線3−1と同じトラック上に重ねて別配線を通す
。第3図中3−2は第2層金属配線、3−3は第1層金
属配線3−1と第2層金属配線3−2を接続する絶縁層
開口であり、3−5は第2層金属配線8−2と第3層金
属配線3−4とを接続するための第2の絶縁層開口であ
る。If there is a shortage of wiring tracks in the wiring shown in Figure 2, use the 3rd/@ wiring 3-4 as shown in Figure 3 and overlap it on the same track as the first layer metal wiring 3-1. Pass the wire through. In FIG. 3, 3-2 is the second layer metal wiring, 3-3 is the insulating layer opening connecting the first layer metal wiring 3-1 and the second layer metal wiring 3-2, and 3-5 is the second layer metal wiring. This is a second insulating layer opening for connecting layer metal wiring 8-2 and third layer metal wiring 3-4.
このように3層金属を使うことにより、パーソナライズ
工程に第3N金属配線工程が追加されることになり、2
層のみで実現される同じマスター上の論理LSIより製
造コストが多少高くなることが考えらhる。しかし、設
泪のやりなおしのない事やウェハー内のチップ数(チッ
プグロス)等を考慮するとこの方式の方が有利となる場
合が多い。By using 3-layer metal in this way, a 3N metal wiring process is added to the personalization process, and 2
It is conceivable that the manufacturing cost will be somewhat higher than that of a logic LSI on the same master that is realized only by layers. However, this method is often more advantageous in consideration of the fact that it does not require redoing the process and the number of chips in the wafer (chip gross).
さらに、この方式を用いることにより、:frfl:。Furthermore, by using this method: :frfl:.
なマスター設計作業、マクロセル設計作業は全く必要な
く、3層金属配線を実現する製造技術が確立した段階で
、これ才での2層配線用マスターシリーズに対してこの
方式をそのまま適応することができ、フレキビリティの
大きいマスターシリーズとして使うことができる。There is no need for master design work or macro cell design work at all, and once the manufacturing technology for realizing three-layer metal wiring has been established, this method can be applied directly to the master series for two-layer wiring. , it can be used as a master series with great flexibility.
これまで説明の都合上2層及び3層金属配線を用いた例
について説明して来たが、一般にN(≧2)層及びM
(M>N )層金属配線についても同様のことがいえる
。すなわち、1つのマスターシリーズに対して、配線本
数の必要に応じてN層金属配線からM層金属配線までの
間で適当な配線層数までを使用し、最終LSIを実現す
ることにより、非常に無駄の少ないンレキ。Up to now, for convenience of explanation, examples using two-layer and three-layer metal wiring have been explained, but in general, N (≧2) layers and M
The same can be said of the (M>N) layer metal wiring. In other words, by using an appropriate number of wiring layers between the N-layer metal wiring and the M-layer metal wiring according to the number of wiring required for one master series, and realizing the final LSI, the Less waste.
シビリテイ−に言むマスターシリーズとすることが可能
となる。It becomes possible to create a master series in terms of civility.
第1図はマスタースライス方式LSIのチップレイアウ
トの一例を示す図、第2図は2層金属配線での配線方式
の例を示す図、第3図は本発ル」による3層金属配線で
の配線方式の例を示す図である。
1−1・・・汎用セルアレイ、1−2・・・配戯領域、
J−3・・・入/出力セル、1−4・・・入/出力パッ
ド、2−1..9−7・・・第1層金属配線、2−2.
3−2・・・第2層金属配線、2−3.3−J・・・絶
縁層開口、3−4・・・第3層金属配線1. 、? −
5・・・絶縁層開口。
出願人代理人 弁理士 鈴 江 武 彦11−
第1図Figure 1 shows an example of a chip layout of a master slice type LSI, Figure 2 shows an example of a wiring method with two-layer metal wiring, and Figure 3 shows an example of a wiring method with three-layer metal wiring according to the present invention. FIG. 3 is a diagram showing an example of a wiring method. 1-1... General-purpose cell array, 1-2... Play area,
J-3... Input/output cell, 1-4... Input/output pad, 2-1. .. 9-7...First layer metal wiring, 2-2.
3-2... Second layer metal wiring, 2-3.3-J... Insulating layer opening, 3-4... Third layer metal wiring 1. ,? −
5...Insulating layer opening. Applicant's agent Patent attorney Takehiko Suzue 11- Figure 1
Claims (1)
ルをマI−IJクス状に集積形成し、配線パターンの設
計により所望の論理機能を実現するマスタースライス方
式の半導体集積回路装置において、配線パターンがN層
金属配線(ただしNン2)で実現されるマスタースライ
スシリーズと配線パターンがM層金属配線(ただしM>
N)で実現されるマスタースライスシリーズとの間で、
共通のマスターシリーズを用いた事を特徴とする半導体
集積回路装置。(1) In a master slice type semiconductor integrated circuit device in which general-purpose cells including multiple transistors are integrated on a semiconductor chip in a matrix pattern and a desired logical function is realized by designing the wiring pattern, the wiring pattern is The master slice series realized with N-layer metal wiring (however, N-2) and the wiring pattern are M-layer metal wiring (however, M>
Between the master slice series realized by N),
A semiconductor integrated circuit device characterized by using a common master series.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58182612A JPH065715B2 (en) | 1983-09-30 | 1983-09-30 | Method for manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58182612A JPH065715B2 (en) | 1983-09-30 | 1983-09-30 | Method for manufacturing semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6074649A true JPS6074649A (en) | 1985-04-26 |
JPH065715B2 JPH065715B2 (en) | 1994-01-19 |
Family
ID=16121331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58182612A Expired - Lifetime JPH065715B2 (en) | 1983-09-30 | 1983-09-30 | Method for manufacturing semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065715B2 (en) |
-
1983
- 1983-09-30 JP JP58182612A patent/JPH065715B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH065715B2 (en) | 1994-01-19 |
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