JPS6073731A - Processing system of logical operator - Google Patents

Abstract

PURPOSE:To shorten the time required for making the analyzing process of a logical expression and to reduce the capacity of a used memory, by expressing a logical operator and parenthesis in bit trains after they are put together. CONSTITUTION:At a logical expression inputting section 1 operators, such as AND, OR, NOT, and commonly used logical expressions utilizing parentheses are inputted and at a bit train converting section 2 the operators and parenthesis are converted into commonly used logical expressions expressed in bit trains in accordance with bit definitions. The logic negating erase process of the converted commonly used logical expressions after De Morgan's Law is performed at a logic negating erase processing section 3 by using a prescribed algorithm. Moreover, a logical expression having no logical negation obtaned at the processing section 3 is developed by reverse Polish notation at a reverse Polish development section 4. Therefore, the time required for making analyzing process of a logical expression can be shortened and, at the same time, the capacity of a used memory can be reduced.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、情報検索等において入力される慣用論理式の
論理演算子ｌ慣用論理式のカッコとともに１つにまとめ
てビット列表現に変換して処理するようにした論理演算
子の処理方式に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to processing by combining logical operators and parentheses of a conventional logical expression inputted in an information search etc. into a bit string representation. The present invention relates to a method for processing logical operators.

〔従来技術と問題点〕[Conventional technology and problems]

計算機を使って情報検索をするときには、質問を慣用論
理式で表現して計算機に入力している。When searching for information using a computer, questions are expressed using conventional logical formulas and input into the computer.

計算機内では１、入力された論理式の解析がしやすいよ
うに、ド・モルガン（Ｄｅ　Ｍｏｒｇａｎ）の法則によ
る論理否定の処理を行い、更に、逆ボーランド展開等を
行って記憶製雪に記憶している。In the computer, 1. In order to make it easier to analyze the input logical formula, it performs logical negation processing using De Morgan's law, and then performs reverse Borland expansion, etc., and stores it in the memory. ing.

今、計算機に入力する慣用論理式として、例えば− Ａ＊〜（Ｂ＋Ｃ＊Ｄ）　・・・・・・α）が与えられた
とする。なお、＊はＡＮＤ演算子。Suppose that, for example, −A*~(B+C*D) . . . α) is given as a conventional logical expression to be input into a computer. Note that * is an AND operator.

＋はＯＲ演算子、〜はＮＯＴ演算子を示す。まず。+ indicates an OR operator, and ~ indicates a NOT operator. first.

上記の慣用論理式は１次のようなド・モルガンの法則に
よる論理否定の処理が行われる。即ち。The above conventional logical expression is subjected to logical negation processing using De Morgan's law such as first order. That is.

Ａ＊（Ｂ＋Ｃ＊Ｄ） ＝Ａ＊（Ｂ＋Ｃ＊　Ｄ） ＝Ａ　＊Ｂ　＊Ｃ＊Ｄ ＝Ａ＊Ｂ＊（Ｃ＋Ｄ　）　・・・・・・■となる。そし
てこれを逆ボーランド記法により展開すると− ＡＢ＊ＣＤ＋＊　・・・・・・（３） となる。A*(B+C*D) =A*(B+C*D) =A*B*C*D =A*B*(C+D)...■. When this is expanded using reverse Borland notation, it becomes -AB*CD+* (3).

従来、上述のような処理を行うに際し、論理演算子及び
カッコを夫々側々に対応する記号として持っていた。し
かし、論理式の解析に必要なド・モルガンの法則による
論理舌足の処理や逆ボーランド展開等のアルゴリズムが
複雑になり、処理時間もそれだけ多くかかつてしまうと
いう問題があった０ 〔発明の目的〕 本発明は、上記の考察に基づくものであって。Conventionally, when performing the above-described processing, logical operators and parentheses were used as symbols corresponding to each side. However, there was a problem in that the algorithms needed to analyze logical expressions, such as the processing of logical tongues based on De Morgan's law and the inverse Borland expansion, became complicated, and the processing time increased accordingly. ] The present invention is based on the above considerations.

計算機における論理式の解析に必要なド・モルガンの法
則による論理否定の処理、逆ボーランド展開等を行うア
ルゴリズムを簡単にすることが可能な論理演算子の処理
方式を提供することを目的とするものである。The purpose of this invention is to provide a method for processing logical operators that can simplify algorithms that perform logical negation processing based on De Morgan's law, reverse Borland expansion, etc., which are necessary for analyzing logical formulas in computers. It is.

〔発明の構成〕[Structure of the invention]

そのために不発明の論理演算子の処理方式は。 Therefore, the processing method of uninvented logical operators is.

慣用論理式が入力されると、ド・モルガンの法則による
論理否定の処理や逆ボーランド展開処理を行うようにな
った慣用論理式展開システムにおいて、上記ド・モルガ
ンの法則による論理否定の処理や逆ボーランド展開処理
を行う処理部の前に。When a conventional logical formula is input, the conventional logical formula expansion system now performs logical negation processing using De Morgan's law and inverse Borland expansion processing. Before the processing section that performs Borland expansion processing.

入力された慣用論理式の論理演算子をビット列に変換す
るビット列変換部を設け、該ビット列変換部は、下位の
ビットから４ビツトずつカッコ外の論理演算子１次に−
１カツコ内の論理演算子、二重カッコ内の論理演算子と
いうようにカッコの内側に入いる論理演算子を順に割当
てると共に、上記４ビツトの夫々各ビットに対し、ピ２
）０に論理和、ビット１に論理和の舌足、ビット２に論
理積、そしてビット３に論理積の否定の各論理演算子を
割当てるように構成されたことを特徴とするものである
。A bit string converter is provided that converts the logical operator of the input conventional logical expression into a bit string, and the bit string converter converts the logical operator outside the parentheses to the first order - 4 bits from the lower bits.
The logical operators inside the parentheses are assigned in order, such as the logical operator inside one bracket and the logical operator inside double brackets, and the pin 2 is assigned to each of the above 4 bits.
) is configured to assign the following logical operators to 0: logical sum, bit 1: logical sum, bit 2: logical product, and bit 3: negation of logical product.

〔発明の実施例〕[Embodiments of the invention]

以下１本発明の実施例を図面を参照しつつ説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第１図は本発明の１実施例を説明するための図、第２図
は論理否定消去処理を行って得られた論理式を示す図、
第３図は逆ボーランド展開処理のアルゴリズムを説明す
る図、第４図は本発明が適用される慣用論理式展開シス
テムの１実施例構成を示す図、第５図は論理否定消去処
理部による処理の流れを説明する図、第６図は逆ボーラ
ンド展開部による処理の流れを説明する図である。FIG. 1 is a diagram for explaining one embodiment of the present invention, FIG. 2 is a diagram showing a logical formula obtained by performing logical negation elimination processing,
FIG. 3 is a diagram explaining the algorithm of reverse Borland expansion processing, FIG. 4 is a diagram showing the configuration of an embodiment of a conventional logical formula expansion system to which the present invention is applied, and FIG. 5 is a diagram illustrating processing by the logical negation elimination processing section. FIG. 6 is a diagram explaining the flow of processing by the reverse Borland expansion section.

本発明は、論理演算子及びカッコを１つにまとめてビッ
ト列によって表現し、このビット列の比較、変更を行う
ことによって解析処理を行えるようにしたものである。In the present invention, logical operators and parentheses are combined into one and expressed as a bit string, and analysis processing can be performed by comparing and changing this bit string.

その具体的な本発明の１実施例を示したのが第１図であ
る。FIG. 1 shows a specific embodiment of the present invention.

第１図ら）は論理演算子及びカッコに対応するビット列
の位置関係の１例を示したものであり、ビット列のうち
カッコ外のＯＲ演算子はピッ）Ｏに。Figure 1) shows an example of the positional relationship of bit strings corresponding to logical operators and parentheses.

ＯＲ，ＮＯＴ演算子はビット１に、ＡＮＤ演算子はビッ
ト２に、ＡＮＤ　ＮＯＴ演算子はビット３に“１＃をた
て、他は０＃のビット列とする。そして−重カツコ、二
重カッコ、・・・・・・夫々の中の各論理演算子につい
ても同様に、ビット４以降の各ビットが割当てられる。The OR and NOT operators set bit 1, the AND operator sets bit 2, the AND NOT operator sets "1#" to bit 3, and the others are set to 0#. , . . . Similarly, each bit after bit 4 is assigned to each logical operator in each of them.

このようなビット対応に従うと、第１図ら）に示す慣用
論理式は、第１図（Ｃ）に示すようなビット列に変換さ
れる。According to such bit correspondence, the conventional logical expression shown in FIG. 1, etc.) is converted into a bit string as shown in FIG. 1(C).

ド・モルガンの法則による論理否定の処理では。In processing logical negation using De Morgan's law.

先に述べた（２１式から明らかなように、論理否定が影
響する部分において、ＡＮＤ演算子は同じカッコ内のＯ
Ｒ演算子に変換され、ＯＲ演算子はカッコが１つ外れて
ＡＮＤ演算子に変換され、集合は補集合に変換される。As mentioned earlier (as is clear from Equation 21, in the part where logical negation affects the AND operator, the O in the same parentheses
It is converted into an R operator, an OR operator is converted into an AND operator by removing one parenthesis, and a set is converted into a complement set.

従って、第１図（ｃ）に示す論理演算子のビット列にお
いて、ド・モルガンの法則による論理否定の処理を行う
場合には、ＡＮＤ　ＮＯＴ演算子は、′１＃のビット位
置をビット３からビット２へ１ビツトだけ下げ、ＯＲ演
算子は　ｇｌ＃のビット位置をビット４からビット２へ
２ビツトだけ下げ、ＡＮＤ演算子もＯＲ演算子と同様に
２ビ９トだけ下げ。Therefore, when performing logical negation processing according to De Morgan's law in the bit string of the logical operator shown in FIG. The OR operator lowers the bit position of gl# by 2 bits from bit 4 to bit 2, and the AND operator also lowers the bit position of gl# by 2 bits, just like the OR operator.

集合Ｂ、ＣとＤを補集合Ｂ、ＣとＤにすればよい。Sets B, C, and D can be made into complementary sets B, C, and D.

即ち、論理否定が影響する論理演算子のビット位置を２
ビツトずつ下げる（４で割る）という機械的な処理でド
・モルガンの法則による論理否定の処理を簡単に行うこ
とができる。その結果書られる論理式を示したのが第２
図である。そして、上述の如く論理否定消去処理を行っ
て得られた第２図に示す論理式は、第３図に示すアルゴ
リズムで逆ボーランド展開の処理を行うことができる。In other words, the bit position of the logical operator affected by logical negation is set to 2.
Logical negation processing based on De Morgan's law can be easily performed by mechanical processing of lowering bit by bit (dividing by 4). The second part shows the logical formula written as a result.
It is a diagram. The logical formula shown in FIG. 2 obtained by performing the logical negation elimination process as described above can be subjected to inverse Borland expansion using the algorithm shown in FIG.

その処理は、第３図から明らかなように、１つのビット
列演算子と同じ大きさのスタッカＳＴの領域を用意し、
論理式の前方から、集合では逆ボーランド論理式域に集
合を格納し、ビット列演算子ではスタッカＳＴとの大小
比較を行って両者を加算するか或いはスタッカのビット
分解を行って逆ボーランド論理式域に演算子を格納する
といった機具上に述べたような処理を行う本発明の慣用
論理式展開システムの１実施例構成を示したのが第４図
である〇 第４図において、論理式入力部ｌは、ＡＮＤ。As is clear from FIG. 3, this process involves preparing an area for the stacker ST that is the same size as one bit string operator,
From the front of the logical expression, the set is stored in the reverse Borland logical expression area, and the bit string operator performs a magnitude comparison with the stacker ST and adds the two, or performs bit decomposition of the stacker and stores the set in the reverse Borland logical expression area. FIG. 4 shows an embodiment of the conventional logical expression expansion system of the present invention that performs the above-mentioned processing such as storing operators in the logical expression input section. l is AND.

ＯＲ，ＮＯＴ等の演算子及びカッコを利用した第１図ら
】に示すような慣用論理式を入力するものであり、ビッ
ト列変換部２は、演算子及びカッコを第１図ヒ）に示す
ビット定義に従って第１図（ｃｌに示すようなビット列
表現とした慣用論理式に変換するものである。論理否定
消去処理部３は、ド・モルガンの法則による論理否定消
去処理を先に述べたようなアルゴリズムを使って行うも
のであり。The conventional logical expression as shown in Fig. 1(a) using operators such as OR, NOT, etc. and parentheses is inputted, and the bit string conversion unit 2 converts the operators and parentheses into bit definitions shown in Fig. 1(a). Accordingly, the logical negation elimination processing section 3 converts the logical negation elimination processing into a conventional logical expression expressed as a bit string as shown in FIG. 1 (cl) using the above-mentioned algorithm. This is done using the .

逆ボーランド展開部４は、論理否定消去処理部３で得ら
れた論理否定のない慣用論理式をもとに。The reverse Borland expansion unit 4 is based on the conventional logical formula without logical negation obtained by the logical negation elimination processing unit 3.

先に述べた第３図のように逆ボーランド記法による展開
を行うものである。As shown in Figure 3 mentioned above, expansion is performed using reverse Borland notation.

次に、論理否定消去処理部による処理の流れを第５図を
参照しつつ説明する。Next, the flow of processing by the logical negation erasure processing section will be explained with reference to FIG.

■　論理式の前方より舌足演算子をサーチする（式が終
るまで）。■ Search for lisp operators from the beginning of the logical expression (until the expression ends).

■　ビット列演算子の大小関係により論理否定の影響範
囲を調べる。■ Examine the influence range of logical negation based on the magnitude relationship of bit string operators.

■　■の処理でサーチした論理否定を消去する（Ｍ１＃
のビット位置を１ビツトだけ下げる］。■ Delete the logical negation searched in the process of ■ (M1#
lower the bit position by one bit].

■　論理否定影響範囲の演算子ビット列を４で割り、集
合を補集合にする（ド・モルガンの法則による処理］。■ Divide the operator bit string of the logical negation influence range by 4 to make the set a complementary set (processing using De Morgan's law).

次に■の処理に戻る。その結果第１図（ａ）に示す論理
式か処理されると、第２図に示す論理式が得られる。Next, return to the process of ■. As a result, when the logical formula shown in FIG. 1(a) is processed, the logical formula shown in FIG. 2 is obtained.

続いて、逆ボーランド展開部による処理の流れを第６図
を参照しつつ説明する。Next, the flow of processing by the reverse Borland expansion section will be explained with reference to FIG.

■　ビット列演算子と同じ大きさの領域を用意し一スタ
リカとし【利用する（全ビットな０にり１１了する。す
なわちスタッカの値はＯにしてお（。］０　慣用論理式
を前方よりサーチする。式が終ったら■の処理を行う。■ Prepare an area of the same size as the bit string operator and use it as one starica (all bits are set to 0 and completes 11. In other words, set the stacker value to 0 (.) 0 Search for conventional logical expressions from the front After the ceremony is completed, perform the process of ■.

■　集合か演算子かを調べ、集合の場合には０の処理を
行い、演算子の場合には■の処理を行う。■ Check whether it is a set or an operator. If it is a set, process 0, and if it is an operator, process ■.

■　集合を逆ポーランド１ｌｆｉ処理式域に出力する。■ Output the set to the reverse Polish 1lfi processing expression area.

次に■の処理に戻る。Next, return to the process of ■.

■　サーチしたビット列演算子の値とスタッカの値とを
比較し、ビット列演算子の値よりもスタッカの値が小さ
くなるまでスタッカを上位ビットから分解して対応する
演算子を逆ボーランド論理式域に出力する。次に○の処
理を行う。■ Compare the value of the searched bit string operator and the stacker value, decompose the stacker from the most significant bits until the stacker value is smaller than the bit string operator value, and put the corresponding operator in the reverse Borland logical expression area. Output. Next, perform the process marked with ○.

０　ビット列演算子の値をスタッカに加える。すなわち
、ビット列演算子のビｙ）のたっている位置と同じ位置
にスタッカのビットをたてる。0 Adds the value of the bit string operator to the stacker. That is, the bit of the stacker is placed at the same position as the bit string operator bit string operator bit.

次に■の処理に戻る。Next, return to the process of ■.

■　スタッカが全ビットＯになるまでスタッカを上位ビ
ットから分解して対応する演算子を逆ボーランド論理式
域に出力する。(2) Decompose the stacker from the most significant bits until all bits in the stacker become O, and output the corresponding operator to the inverse Borland logic expression area.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように１本発明によれば、論理
演算子とカッコを１つにまとめてビット列で表現するこ
とにより、ビット列を比較することによって同じカッコ
内の論理演算子か否か、論理演算子の変俟の処理を簡単
なアルゴリズムで実行できるようにしたので、論理式の
解析処理の時０ 間短縮を図ることができるとともに、使用メモリの容量
の減少を図ることができる。As is clear from the above description, according to the present invention, logical operators and parentheses are combined into one and expressed as a bit string, and by comparing the bit strings, it is possible to determine whether or not the logical operators are in the same parentheses. Since the processing of variations in logical operators can be executed using a simple algorithm, it is possible to reduce the time required for analyzing logical expressions, and also to reduce the amount of memory used.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の１実施例を説明するための図。 第２図は論理否定消去処理を行って得られた論理式を示
す図、第３図は逆ボーランド展開処理のアルゴリズムを
説明する図、第４図は本発明が適用される慣用論理式展
開システムの１実施例構成を示す図、第５図は論理否定
消去処理部による処理の流れを説明する図、第６図は逆
ボーランド展開部による処理の流れを説明する図である
。 １・・・論理式入力部、２・・・ビット列変換部、３・
・・論理否定消去処理部、４・・・逆ボーランド展開部
、ＢＴ・・・スタッカ、ＢＦ・・・逆ボーランド論理式
域。 特許出願人　富士通株式会社 代理人弁理士　京　谷　四　部 １ ケ　１　口 ′）Ｘ　２　図 −Ｘ　４　圀 ブ　ｒ；　図 ■　′ サー今斜 が゛終コ改て゛） ■　ビ・Ｉ）ケｊ演専号の火山 ■ る芝１５酊勃 ズ　６　図FIG. 1 is a diagram for explaining one embodiment of the present invention. FIG. 2 is a diagram showing a logical formula obtained by performing logical negation elimination processing, FIG. 3 is a diagram explaining an algorithm for reverse Borland expansion processing, and FIG. 4 is a conventional logical formula expansion system to which the present invention is applied. FIG. 5 is a diagram illustrating the flow of processing by the logical negation erasure processing unit, and FIG. 6 is a diagram illustrating the flow of processing by the reverse Borland expansion unit. 1... Logical formula input section, 2... Bit string conversion section, 3.
...Logic negation erasure processing unit, 4...Reverse Borland expansion unit, BT...Stacker, BF...Reverse Borland logical expression area. Patent Applicant Fujitsu Ltd. Representative Patent Attorney Kyotani 4 Part 1 1 Note 1) Volcano of Ensengo■ Rushiba 15 Drunken Bore 6 Figure

Claims (1)

【特許請求の範囲】 慣用論理式が入力されると、ド・モルガンの法則による
論理否定の処理や逆ボーランド展開処理を行うようにな
った慣用論理式展開システムにおいて、上記ド・モルガ
ンの法則による論理否定の処理や逆ボーランド展開処理
を行う処理部の前に。 入力された慣用論理式の論理演算子をビット列に変換す
るビット列変換部を設け、該ビット列変換部は、下位の
ビットから４ビツトずつカッコ外の論理演算子１次に−
１カツコ内の論理演算子−二重力、コ内の論理演算子と
いうようにカッコの内側に入いる論理演算子を順に割当
てると共に、上記４ビツトの夫々各ピットに対し、ビッ
トＯに論理和、ビット１に論理和の舌足、ビット２に論
理積、そしてビット３に論理積の否定の各論理演算子を
割当てるように構成されたことを特徴とする論理演算子
の処理方式。[Claims] In a conventional logical expression expansion system that performs logical negation processing and inverse Borland expansion processing according to De Morgan's law when a conventional logical formula is input, Before the processing section that performs logical negation processing and reverse Borland expansion processing. A bit string converter is provided that converts the logical operator of the input conventional logical expression into a bit string, and the bit string converter converts the logical operator outside the parentheses to the first order - 4 bits from the lower bits.
Assign the logical operators inside the parentheses in order, such as logical operator-double force in one bracket, logical operator in brackets, and logical OR to bit O for each pit of the above four bits. A logical operator processing method characterized in that the logical operator is configured to allocate a logical sum to bit 1, a logical product to bit 2, and a negation of logical product to bit 3.