JPS60694B2 - semiconductor integrated circuit - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路に関する。[Detailed description of the invention] The present invention relates to semiconductor integrated circuits.

半導体集積回路を設計する時、パッケージの端子数を可
能な限り少なくすることが必要とされる。When designing a semiconductor integrated circuit, it is necessary to minimize the number of terminals on the package.

その第１の理由は、端子数を少なくすることによって、
パッケージを含む半導体集積回路のコストを下げること
が可能となるからであり、第２の理由は、半導体集積回
路を実装するプリント基板及び機器の小型化が可能とな
り、コストも低下するからである。The first reason is that by reducing the number of terminals,
This is because it becomes possible to reduce the cost of the semiconductor integrated circuit including the package.The second reason is that the printed circuit board and equipment on which the semiconductor integrated circuit is mounted can be made smaller, and the cost is also reduced.

本発明の目的は、論理制御を実行する半導体集積回路に
必要とされる、内部状態を初期状態に設定するりセット
入力と基準動作クロック入力とを同一椅子から入力する
ことにより、パッケージの端子数を１本少なくすること
である。An object of the present invention is to set the internal state to an initial state, which is required for a semiconductor integrated circuit that performs logic control, by inputting a set input and a reference operation clock input from the same chair, thereby increasing the number of terminals on a package. The goal is to reduce the number by one.

一般に、論理制御を実行する半導体集積回路においては
、例えばコンピュータ機能が１チップ上に集積された１
チップマイクロコンピュ−夕に見られるごとく、内部状
態に設定するりセット入力と、内部制御回路の基本動作
タイミングを生成する基本動作クロック入力とが多くの
場合必要とされ、従来この２つの入力端子は独立に設け
られていた。Generally, in semiconductor integrated circuits that perform logic control, for example, computer functions are integrated on one chip.
As seen in chip microcomputers, a reset input for setting the internal state and a basic operation clock input for generating the basic operation timing of the internal control circuit are often required, and conventionally these two input terminals were It was set up independently.

もちろん、クロック信号として周波数の正確さおよび安
定さを必要としない場合は、集積回路内蔵の発振回路で
クロック信号を生成することは従来より行なわれてきた
が、クロック信号と１」セット信号とを外部より入力す
る必要のある場合、上述のように従来はそれぞれ別個の
入力端子を設けていたので、パッケージおよび実装プリ
ント基板の小型化ならびにコストダウンの妨げとなつて
いた。本発明は上記の点に鑑み、リセット入力およびク
ロック入力に対して実用上問題とならないパルス幅の制
限を設けて、リセット入力端子とクロック入力端子とを
共用し、この共用入力端子からの入力信号を、パルス幅
弁別回路に入力し、その出力信号として、リセット信号
およびクロック信号を得ようとするものであり、以下そ
の一実施例を図面に基づいて説明する。Of course, if frequency accuracy and stability are not required for the clock signal, it has been conventional to generate the clock signal using an oscillator circuit built into an integrated circuit, but the clock signal and the 1'' set signal can be When external input is required, conventionally separate input terminals have been provided for each as described above, which has hindered miniaturization and cost reduction of packages and printed circuit boards. In view of the above points, the present invention sets limits on pulse widths that do not pose a practical problem for the reset input and clock input, shares the reset input terminal and the clock input terminal, and inputs the input signal from the shared input terminal. is input to a pulse width discriminator circuit, and a reset signal and a clock signal are obtained as output signals thereof.One embodiment of this will be described below with reference to the drawings.

第１図は本発明の一実施例を示すブロック図であり、こ
の回路は、発振回路１によって得られた発振出力信号ａ
を弁別基準とするパルス幅弁別回路２によって、リセッ
ト信号とクｏック信号との共用入力端子３よりの入力信
号Ｄからリセット信号ｃとクロック信号ｄとを生成しよ
うとするものである。FIG. 1 is a block diagram showing an embodiment of the present invention, and this circuit has an oscillation output signal a obtained by an oscillation circuit 1.
A reset signal c and a clock signal d are generated from an input signal D from an input terminal 3 shared by the reset signal and the clock signal by a pulse width discriminator circuit 2 using the pulse width discriminator 2 as a discrimination criterion.

なお前記発振回路１およびパルス幅弁別回路２は、半導
体集積回路上に構成されている。発振回路１は、半導体
集積回路上に構成されているため、正確な発振周波数に
設定することは困難であるが、通常使用される製法を用
いても、誤差を設計値のプラスマイナス数１０％程度に
おさめることは容易である。共用入力端子３に印加され
る入力信号ｂにおいて、ク。Note that the oscillation circuit 1 and the pulse width discrimination circuit 2 are constructed on a semiconductor integrated circuit. Since the oscillator circuit 1 is constructed on a semiconductor integrated circuit, it is difficult to set the oscillation frequency accurately, but even if the commonly used manufacturing method is used, the error will be within 10% of the design value. It is easy to keep it to a certain level. In the input signal b applied to the common input terminal 3,

ック信号は正確かつ安定な信号とし、リセット信号はク
ロック信号の高あるいは低レベル持続時間の情以上の長
さを有するものとする。このようなクロック信号および
リセット信号に対して設ける制限によっては、通常不都
合は生じない。ここで、発振回路１の発振周波数誤差が
、プラスマイナス数１０％程度であるとし、かつリセッ
ト信号とクロック信号とが、その高レベル区間あるいは
低レベル区間で倍以上の差があれば、パルス幅弁別回路
２によって、リセット信号ｃとクロツク信号ｄへの弁別
は可能である。The clock signal should be an accurate and stable signal, and the reset signal should have a length that is greater than the high or low level duration of the clock signal. The limitations placed on such clock and reset signals usually do not cause any inconvenience. Here, assuming that the oscillation frequency error of the oscillation circuit 1 is about plus or minus several 10%, and if the reset signal and the clock signal have a difference of more than double in their high level section or low level section, then the pulse width The discrimination circuit 2 can discriminate between the reset signal c and the clock signal d.

第２図はパルス幅弁別回路２の具体例を示すブロック図
である。共用入力端子３からの入力信号ｂは、立上り、
立下り検出回路４に入力される。この立上り、立下り検
出回路４は、入力信号ｂの立上りおよび立下り毎にパル
スを出力し、このパルスはプリセット信号ｅとしてｎ進
ダウンカウンタ（以下カウンタと称す）５に入力される
。このカウンタ５は前記プリセット信号ｅにより値ｎを
ロードされ、発振出力信号ａの繰返し周期をｔとすれば
、プリセットされた後、時間ｎｔ後に零状態となる。零
検出回路６は、カゥンタ５の琴状態を検出し、リセット
信号ｃを出力する。FIG. 2 is a block diagram showing a specific example of the pulse width discrimination circuit 2. As shown in FIG. The input signal b from the common input terminal 3 rises,
The signal is input to the falling detection circuit 4. This rising and falling detection circuit 4 outputs a pulse every time the input signal b rises and falls, and this pulse is inputted to an n-ary down counter (hereinafter referred to as a counter) 5 as a preset signal e. This counter 5 is loaded with a value n by the preset signal e, and if the repetition period of the oscillation output signal a is t, it becomes zero state after a time nt after being preset. The zero detection circuit 6 detects the koto state of the counter 5 and outputs a reset signal c.

このリセット信号ｃの一部はィンバータ７を介してアン
ドゲート８の一方の入力端子に入力される。アンドゲー
ト８の他方の入力端には発振出力信号ａが入力され、リ
セツト信号ｃと発振出力信号ａとのアンド出力ｆはカウ
ンタ５のクロツク入力となる。このようにリセット信号
ｃと発振出力信号ａとの論理操作を行なってカウンタ５
のクロツク入力としているので、カゥンタ５は零状態と
なった後、次のプリセット信号ｅが入力されるまで零状
態を保持し、この間リセット信号・ｃが出力される。な
お、カウンタ５は、クロック入力の状態にかかわらずト
プリセット信号ｅが優先されるものとする。クロツク信
号ｄは、共用入力端子３からの入力信号ｂそのままでも
よいが、本実施例においては、零検出回路６からのＩＪ
セット信号ｃにより、クロック信号処理回路９によって
処理して得ている。このクロツク信号処理回路９は、リ
セット信号ｃとクロック信号ｄの過渡期間における動作
を確実にするために、リセット信号ｃの終了後、数クロ
ック分クロック信号ｄを禁止する。第３図はクロック信
号範囲およびリセット信号範囲の説明図であり、０〜Ｔ
ｃがクロック信号範囲、ＴＲ〜のがリセット信号範囲で
ある。A part of this reset signal c is inputted to one input terminal of an AND gate 8 via an inverter 7. The oscillation output signal a is input to the other input terminal of the AND gate 8, and the AND output f of the reset signal c and the oscillation output signal a becomes the clock input of the counter 5. In this way, by performing logical operations on the reset signal c and the oscillation output signal a, the counter 5
After the counter 5 reaches the zero state, it remains at the zero state until the next preset signal e is input, and during this time the reset signal c is output. It is assumed that the counter 5 gives priority to the top preset signal e regardless of the state of the clock input. The clock signal d may be the input signal b from the common input terminal 3 as it is, but in this embodiment,
It is obtained by processing by the clock signal processing circuit 9 using the set signal c. This clock signal processing circuit 9 inhibits the clock signal d for several clocks after the end of the reset signal c in order to ensure operation during the transition period between the reset signal c and the clock signal d. FIG. 3 is an explanatory diagram of the clock signal range and reset signal range, 0 to T.
c is the clock signal range, and TR~ is the reset signal range.

ｎｔはＴｃとＴＲのほぼ中間に設定される。ここで、Ｔ
ｃ〜ＴＲは判定マージンであり、発振回路１の発振周波
数誤差を考慮したものである。またこの判定マージンに
よって、入力信号ｂと発振出力信号ａとの同期がとれな
いことによる「発振出力信号ａにして１〜２クロツク分
の誤差は充分に吸収される。第４図は入力信号ｂの一例
を示している。電源投入の時刻ｔ，より時刻ｔ２までの
時間はＴＲよりも大であるのでリセット信号期間とみな
せる。またｔ２〜ｔ３、ｔ３〜ｔ４、ｔ４〜ｔ５は時間
Ｔｃよりも小であるのでクロック信号期間とみなせる。
ただし本実施例では、クロック信号処理回路９を介して
クロツク信号ｄを得ているので、ら〜ｔ４程度はクロツ
ク信号ｄとして出力されないようにすることができる。
なお時刻ｔ，においては、立上り、立下り時のカウンタ
５へのプリセット信号ｅは必ずしも発生しないが、カゥ
ンタ５が少なくともｎより小さい値にあるように常に制
御されているとすれば（例えば、ｎより大きい値がカウ
ン夕にセットされている時にクロツク入力があればカウ
ンタをｎにすることは容易である）、少なくとも時亥比
，から時間ｎｔが経過するまでにリセット信号ｃが出力
される。nt is set approximately midway between Tc and TR. Here, T
c~TR is a determination margin, which takes into consideration the oscillation frequency error of the oscillation circuit 1. Moreover, this judgment margin sufficiently absorbs the error of 1 to 2 clocks in the oscillation output signal a caused by the inability to synchronize the input signal b and the oscillation output signal a. An example is shown.The time from power-on time t to time t2 is longer than TR, so it can be regarded as a reset signal period.Also, t2-t3, t3-t4, and t4-t5 are longer than time Tc. Since it is small, it can be regarded as a clock signal period.
However, in this embodiment, since the clock signal d is obtained via the clock signal processing circuit 9, it is possible to prevent the clock signal d from being output from about t4 to t4.
Note that at time t, the preset signal e to the counter 5 at the time of rising and falling is not necessarily generated, but if the counter 5 is always controlled to be at least a value smaller than n (for example, n (It is easy to set the counter to n if there is a clock input when a larger value is set in the counter), the reset signal c is outputted until the time nt elapses from at least the time ratio.

なお上記実施例においては、クロック信号ｄよりも長い
所定のパルス幅以上のパルスを検出した時にのみリセッ
ト信号ｃを発生させた例について説明したが、クロック
信号ｄよりも短かし、所定のパルス幅以下のパルスを検
出した時にもリセット信号ｃを発生させるようにしても
よい。In the above embodiment, an example was explained in which the reset signal c was generated only when a pulse with a predetermined pulse width or more, which was longer than the clock signal d, was detected. The reset signal c may also be generated when a pulse less than the width is detected.

これはパルス幅弁別回路２を変更することにより容易に
行なうことができる。以上説明したように、本発明にか
かる半導体集積回路によれば、クロック信号入力端子と
りセット信号入力端子とを共用でき、ピン端子数を減少
できるので、パッケージおよび実装プリント基板の小型
化ならびにコストダウンを図り得る。This can be easily done by changing the pulse width discrimination circuit 2. As explained above, according to the semiconductor integrated circuit according to the present invention, the clock signal input terminal and the set signal input terminal can be shared, and the number of pin terminals can be reduced, thereby reducing the size and cost of the package and mounted printed circuit board. can be achieved.

また、入力クロック信号に異常が発生して所定幅以上の
パルス幅になると、自動的にリセット信号が生成される
ので、論理回路の誤動作を防止し得る。図面の簡単な説
明図面は本発明の一実施例を示し、第１図はその要部の
回路ブロック図、第２図はパルス幅弁別回路のブロック
図「第３図はクロツク信号範囲とＩＪセット信号範囲と
の関係の説明図、第４図は入力信号の波形の一例を示す
説明図である。Moreover, when an abnormality occurs in the input clock signal and the pulse width becomes equal to or greater than a predetermined width, a reset signal is automatically generated, so that malfunction of the logic circuit can be prevented. BRIEF DESCRIPTION OF THE DRAWINGS The drawings show one embodiment of the present invention. FIG. 1 is a circuit block diagram of the main part thereof, FIG. 2 is a block diagram of a pulse width discriminator circuit, and FIG. 3 is a block diagram of a pulse width discriminator circuit. An explanatory diagram of the relationship with the signal range, and FIG. 4 is an explanatory diagram showing an example of the waveform of the input signal.

１・・…・発振回路、２・・・・・・パルス幅弁別回路
「 ３・・・・・・共用入力端子、ｃ・・・・・・リセ
ット信号、ｄ・・・・・・クロツク信号。1...Oscillation circuit, 2...Pulse width discrimination circuit 3...Common input terminal, c...Reset signal, d...Clock signal .

第１図 第２図 第３図 第４図Figure 1 Figure 2 Figure 3 Figure 4

Claims (1)

【特許請求の範囲】[Claims] １ 論理制御を実行する半導体集積回路において、該集
積回路の内部状態を初期状態に設定するリセツト信号と
前記集積回路の基準動作クロツク信号とが入力される共
用入力端子を設けると共に、発振回路と、該発振回路の
発振出力信号を基準時間として前記共用入力端子からの
入力信号をリセツト信号とに弁別するパルス幅弁別回路
とを内部に設けたことを特徴とする半導体集積回路。1. In a semiconductor integrated circuit that performs logic control, a common input terminal is provided to which a reset signal for setting the internal state of the integrated circuit to an initial state and a reference operating clock signal of the integrated circuit are input, and an oscillation circuit; 1. A semiconductor integrated circuit comprising a pulse width discriminator circuit for discriminating an input signal from the common input terminal into a reset signal using the oscillation output signal of the oscillation circuit as a reference time.