JPS6068460A - Microminiature computer - Google Patents

Abstract

PURPOSE:To facilitate the easy input operation of a microminiature computer by giving consideration to the array of a numerical character key and an alphabet key. CONSTITUTION:For the array of keys of a pocketable console 3, the numerical are arranged from the upper left side in the increment order of the numeral and alphabet characters are arranged alphabetically like a dictionary. Thus these keys are arrayed in the order which is familiar in a daily life, and furthermore the alphabet characters follow after alphabetically the numbericals 9. This facilitates an easy key operation with a 16-notation system. In addition, different colors are used between the 16-notation keys (0-9, A-F) and function keys to facilitate key retrieve.

Description

【発明の詳細な説明】 この発明は超小型コンピュータに関する。[Detailed description of the invention] This invention relates to microcomputers.

例えば、馬場玄弐著：最新●電子デバイス事典（昭和５
１年３月２０日発行）の第１５〜１７頁には、記憶装置
・制御装置・演算装置を１つの半導体チップに搭載した
マイクロコンビーータ（超小型コンピュータ）のＣＰＵ
　（Ｃｅｎｔｒａｌ　Ｐｒｏ−ｃｅｓｓｉｎｇ　Ｕｎｉ
ｔ　）が示されている。For example, Genji Baba: Latest Dictionary of Electronic Devices (Showa 5
Pages 15 to 17 of the publication (published on March 20, 2013) describe the CPU of a microcomputer (ultra-small computer), which has a storage device, control device, and arithmetic unit mounted on a single semiconductor chip.
(Central Processing Uni
t) is shown.

この発明における超小型コンピュータは、コンピータを
構成するための少なくとも中央演算制御回路，主メモリ
回路，補助メモリ回路及び周辺装置のための制御回路が
１つのプリント基板に実装され、さらにこのプリント基
板上に、又はプリント基板外に制御信号入力手段及び表
示手段が付加されている構成のコンピュータであるとし
て説明される。In the microcomputer of the present invention, at least a central processing control circuit, a main memory circuit, an auxiliary memory circuit, and a control circuit for peripheral devices constituting a computer are mounted on one printed circuit board, and further, on this printed circuit board, , or a computer having a configuration in which control signal input means and display means are added outside the printed circuit board.

マイクロコンと称されている既知の超小型コンピータは
専用の機械命令信号によって制御され、また、周辺装置
のための適切な制御回路装置を持っていなかった。Known microcomputers, called microcomputers, were controlled by dedicated machine command signals and did not have adequate control circuitry for peripheral devices.

このことにより従来既知の超小型コンピュータは使用者
に対し、高度な知識と細心の注意とを要求していた。ま
た上記のように周辺装置のための適切な制御回路装置を
持っていないので、周辺装置に特殊なものまたは非常に
制限されたもの以外を使用しづらく、しかも使用者の熟
練した操作技術を要求していた。As a result, conventionally known microcomputers require a high degree of knowledge and careful attention from the user. Furthermore, as mentioned above, since it does not have an appropriate control circuit device for peripheral devices, it is difficult to use peripheral devices other than those that are special or extremely limited, and furthermore, it requires the user's skilled operating skills. Was.

超小型コンピュータは通常、比較的広い汎用性とするた
めの最小の機能を持つ。それ故に使用に当って、使用者
が必要ならばシステムを拡張しなければならない。従来
既知の超小型コンピュータはこのような拡張のための要
求を充分満足させ得なかった。Microcomputers typically have minimal functionality for relatively wide versatility. Therefore, in use, the user must expand the system if necessary. Previously known microcomputers have not been able to adequately meet the demands for such expansion.

したがって、この発明の１つの目的は本格的な超小型コ
ンピュータを得ることにある。Therefore, one purpose of this invention is to obtain a full-scale microcomputer.

この発明の他の目的は使用者に高度の知識と細心の注意
を要求しない超小型コンピュータを得ることにある。Another object of the invention is to obtain a microcomputer that does not require a high degree of knowledge and care from the user.

この発明の他の目的はプログラムのデバッグが効率的に
行なえる超小型コンピュータを得ることにある。Another object of the present invention is to obtain a microcomputer that can efficiently debug programs.

この発明の他の目的は広範な用途が可能な超小型コンピ
ュータを得ることにある。Another object of the invention is to obtain a microcomputer that can be used in a wide range of applications.

この発明の他の目的は低価格な超小型コンピュータを得
ることにある。Another object of the invention is to obtain a low-cost microcomputer.

この発明の他の目的は、超小型の制御入力手段を備える
超小型コンピュータを得ることにある。Another object of the invention is to obtain a microcomputer equipped with microcompact control input means.

この発明の他の目的は、操作が容易な超小型の入力手段
を得ることにある。Another object of the present invention is to obtain an ultra-small input means that is easy to operate.

この発明の更に他の目的は以下の説明及び図面から明ら
かとなるであろう。Further objects of the invention will become apparent from the following description and drawings.

上記目的を達成するための、本発明の一実施例は、数字
キー及びアルファベットキーを密集して配列することに
より、コンピュータの入力作業を容易に行なえるように
したことにある。To achieve the above object, one embodiment of the present invention is to facilitate computer input work by arranging numerical keys and alphabet keys closely.

実施例では、特に制限されないが、超小型コンピュータ
は、例えば７８の実行命令と７種のアドレシングモード
をもつ８ビツト処理を行なう１つの半導体チップを使用
したプロセッサ（中央演算制御回路）用のＬＳＩ　（大
規模半導体集積回路、例えば製品名１（Ｄ４６８００の
大規模半導体集積回路装置）と、周辺ＬＳＩ　（メモリ
、ｌ１０（入出力）ボート等）等から構成されるコンピ
ータ本体と、入出力装置に相当する電卓ケース内蔵のポ
ケッタブルコンソールとから構成される。In the embodiment, although not particularly limited, the microcomputer is an LSI for a processor (central processing control circuit) using one semiconductor chip that performs 8-bit processing with 78 execution instructions and 7 types of addressing modes, for example. Corresponds to a computer main body consisting of a large-scale semiconductor integrated circuit, such as product name 1 (D46800 large-scale semiconductor integrated circuit device), peripheral LSIs (memory, l10 (input/output) board, etc.), and input/output devices. It consists of a pocketable console with a built-in calculator case.

このコンピュータ本体は、アセンブリ言語のためのプロ
グラムメモリを持ち、ユーザのプログラム学習が簡単に
なり、またシンポリンク言語のためデバッグが効率的に
行なえる。This computer main body has a program memory for assembly language, making it easy for the user to learn programs, and the sympolink language allows for efficient debugging.

今後この装置のことをトレーニングモジュールと称する
。This device will henceforth be referred to as the training module.

本発明の一実施例に従うトレーニングモジュールの概要
を次に説明する。An overview of a training module according to one embodiment of the present invention will now be described.

トレーニングモジュールは、１つのプリント基板により
構成されるモジュール本体とこの本体に複数の配線によ
り結合され、電子式卓上計算機と類似な型のケースに内
蔵された複数のキートップと信号表示手段をもつポケッ
タブルのコンソールとからなる。このトレーニングモジ
ュールにはシステムの制御プログラムとしてのモニタ、
アセンブラが７アームウエアとして標準装備されており
、このトレーニングモジュールの操作は上記のポケッタ
ブルコンソールのキー人力で行なわれる。キー人力に対
する応答は、表示手段として口字型の７セグメント及び
小数点表示セグメントを持つ８セグメント１４桁デジト
ロン表示器上に表示される。最大１４個の表示信号は、
人ないしＺの英文字、数字及び特殊文字で構成されるい
わゆるアルファメリックである。このモジュールは上記
コンソールのキーからソースプログラムを入力し、上記
のデジトロン表示器で入力文字を確認しつつアセンプル
することができる。このトレーニングモジュールは本体
に例えば、オーディオカセットデツキとして製品化され
ているテープデツキと全く同じ形式のデツキができるよ
うにインタフェイスを装備している。したがって、カセ
ットテープからソースプログラムをアセンブルしたり、
ソーステープの修正等も可能である。第１図にトレーニ
ングモジュールの外観図を示す。このトレーニングモジ
ー−ルは、プリント基板２上にＭＰＵ（Ｍｉｃｒｏ　Ｐ
ｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＲＡＭ　（Ｒａｎｄ
ｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）等を実装したモジュ
ール本体１と、これにフラットケーブル４により連結さ
れるポケッタブルコンソール３とからなる。第２図にモ
ジュール本体１のブロック図を掲げ、第３図に、ポケッ
タブルコンソール２のブロック図を掲げる。The training module is a pocketable module that has a module body made up of one printed circuit board, which is connected to the main body by multiple wires, and has multiple key tops and signal display means built into a case similar to that of an electronic desktop calculator. It consists of a console. This training module includes monitoring as a system control program,
An assembler is included as standard equipment as 7 armwear, and this training module is operated manually using the keys on the above-mentioned pocketable console. Responses to key inputs are displayed on an 8-segment 14-digit digitron display with 7 segments in the form of a mouthpiece and a decimal point display segment as display means. Up to 14 display signals are
It is a so-called alphameric character consisting of alphabetic characters, numbers, and special characters. This module can input a source program from the keys on the console and assemble it while checking the input characters on the Digitron display. The main body of this training module is equipped with an interface that allows you to create a deck in exactly the same format as a tape deck commercialized as an audio cassette deck, for example. Therefore, you can assemble a source program from a cassette tape,
It is also possible to modify the source tape. Figure 1 shows an external view of the training module. This training module has an MPU (MicroP
processing unit), RAM (Rand
The module body 1 is comprised of a module body 1 mounted with omAccess Memory, etc., and a pocketable console 3 connected to the module body 1 by a flat cable 4. FIG. 2 shows a block diagram of the module main body 1, and FIG. 3 shows a block diagram of the pocketable console 2.

第１図及び第２図においてそれぞれの構成は次のように
なっている。ＭＰＵはＬＳＩで構成されたセントラルグ
ロセノサ（中央演算制御回路）であり、次に説明するメ
モリ回路からの機械命令語御回路を制御する。ＭＩはＬ
ＳＩで構成された制御用メモリ回路としての３２にピッ
）ＲＯＭ（読み出し専用メモリ）であり、モニタプログ
ラムとアセンブリプログラムがファームウェアとして入
れられている。Ｍ２は１２８バイトのＮチャンネル−Ｍ
ＯＳＦＥＴを使用したＬＳＩで構成されたＲＡＭであり
、モニタプログラムを実行する際のワークエリアを構成
する。Ｍ３は、ＩＫ×４ビットのＮ−ＭＯ８ＬＳＩの６
個からなるーＲＡＭであり、ユーザのためのプログラム
エリアを構成する。ＰＩＡＩはＬＳＩに構成されたパラ
レル■１０（入出力〕ポート本体１とポケッタブルコン
ソール３とのインタフェイス用に使用される。Ｃ１は２
６ピンコネクタであり、ポケッタブルコンソー　／ｌ／
　３からのフラットケーブル４と本体１とを結合するた
めに用いられる。ＡＣＩＡはＬＳＩに構成されたシリア
ルＩ１０ボートであり、カセットテープデツキインタフ
ェイス回路ＩＯとシステムバスとを連結するのに使用さ
れる。ＳＢはシステムバスであり、アドレスの１６ライ
ン、データの８ライン及び、Ｒ／Ｗ　（読み出し／書き
込み）制御ライン等により構成される。ＩＯはカセット
テープデツキ等の磁気テープ記録手段に変調された情報
を入手するため及びその記録手段からの変調記録情報を
復調するためのＬＳＩに構成された変復調回路である。The respective configurations in FIGS. 1 and 2 are as follows. The MPU is a central processor (central processing control circuit) composed of an LSI, and controls a machine instruction word control circuit from a memory circuit, which will be described next. MI is L
32 is a ROM (read-only memory) which serves as a control memory circuit composed of SI, and stores a monitor program and an assembly program as firmware. M2 is 128 bytes N channel-M
This RAM is composed of an LSI using OSFETs, and constitutes a work area when executing a monitor program. M3 is IK×4 bit N-MO8LSI 6
The memory consists of 1-RAM and constitutes a program area for the user. PIAI is used for the interface between the parallel ■10 (input/output) port body 1 configured on the LSI and the pocketable console 3.C1 is 2
6-pin connector, pocketable console /l/
It is used to connect the flat cable 4 from 3 to the main body 1. ACIA is a serial I10 port configured on an LSI, and is used to connect the cassette tape deck interface circuit IO and the system bus. SB is a system bus, which includes 16 address lines, 8 data lines, and an R/W (read/write) control line. IO is a modulation/demodulation circuit constructed on an LSI for obtaining information modulated on a magnetic tape recording means such as a cassette tape deck and demodulating the modulated recorded information from the recording means.

ＣＰ’Ｇはクロック信号を発生させるための発振回路を
構成するＬＳＩでありＬＣＲは上記発振回路のための水
晶振動子である。ＣＴはＬＳＩに構成されたカウンタに
よる分周回路であり、タイマ割込みのためのクロック信
号（１，２ＫＨ２）、及びカセットテープデツキに情報
を書き込む際に使用されるクロック信号（１，２ＫＨｚ
。CP'G is an LSI constituting an oscillation circuit for generating a clock signal, and LCR is a crystal resonator for the oscillation circuit. CT is a frequency dividing circuit using a counter configured on an LSI, and it generates a clock signal (1,2KH2) for timer interrupts and a clock signal (1,2KHz) used when writing information to a cassette tape deck.
.

２．４　ＫＨｚ　、　４．８　Ｋ）−１ｚ　）を発生す
る。ＴＲは１命令トレース割込み発生回路であり、ＭＰ
ＵにＮＭＩ　（Ｎｏｎ　Ｍａｓｋ−ａｂｌｅ　Ｉｎｔｅ
ｒｒｕｐｔｉｎｏ）割込みをする。ＢＤはＬＳＩに構成
されたトライステート・バスドライバであり、論理値１
，０状態の信号を出力し、第３の状態で論理値１，０の
状態の信号を入力する。このドライバは信号に対し、双
方向性であるので拡張システムを付加する際にこの拡張
システムを本体１のアドレスバス、データバスに連結す
る時の双方向バスドライバとして使用される。Generates 2.4 KHz, 4.8 K)-1z). TR is a 1-instruction trace interrupt generation circuit, and MP
NMI (Non Mask-able Inte
rruptino) Interrupt. BD is a tri-state bus driver configured in LSI, and has a logic value of 1.
, 0 state signals are output, and a logic value 1, 0 state signal is inputted in the third state. Since this driver is bidirectional with respect to signals, it is used as a bidirectional bus driver when connecting the expansion system to the address bus and data bus of the main body 1 when an expansion system is added.

ＰＩＡ２はＬＳＩに構成されたパラレルＩ１０ボートで
ありプリント基板２の端子Ｃ２を通してユーザが使用す
るＩ１０ポートである。PIA2 is a parallel I10 port configured as an LSI, and is an I10 port used by the user through terminal C2 of the printed circuit board 2.

ＲＭはカセットテープデツキのスタート／ストップをリ
モート制御するためのリモート制御回路である。この制
御回路は第１図より明らかなように、プリント基板上に
２個設けられており、それ故に２台のカセットデツキの
スタート／ストップを制御する。RM is a remote control circuit for remotely controlling start/stop of the cassette tape deck. As is clear from FIG. 1, two of these control circuits are provided on the printed circuit board, and therefore control the start/stop of the two cassette decks.

Ｃ２はプリント基板２により構成された１００ピンコネ
クタであり、拡張システムとするときにカードゲージの
受側コネクタに差込み可能なようにされている。C2 is a 100-pin connector constituted by a printed circuit board 2, and is designed to be able to be inserted into a receiving connector of a card gauge when an expansion system is constructed.

Ｊｌはテープデツキへ入力信号を入力するためのジャッ
ク、Ｊ２はテープデツキからの出力信号゛を受けるジャ
ックである。Jl is a jack for inputting an input signal to the tape deck, and J2 is a jack for receiving an output signal from the tape deck.

ＪｓはジャックＪ１に対応したテープデツキをリモート
コントロールするためのジャック、Ｊ４はジャックＪ２
に対応したテープデツキをリモートコントロールするた
めのジャックである。Js is a jack for remote control of a tape deck compatible with jack J1, J4 is jack J2
This jack is for remote control of compatible tape decks.

Ｐ’Ｔはプリント基板２に取りつけられた電源端子であ
り子端子５と一端子６を有する。P'T is a power supply terminal attached to the printed circuit board 2 and has a child terminal 5 and one terminal 6.

次にポケッタブルコンソール３の各ブロックの説明をす
る。Next, each block of the pocketable console 3 will be explained.

ＳＤはセグメントドライバであり、パラレルｌ１０Ｐ’
ＩＡＩからの８本の信号線ＰＡＯないしＰＡ７に転送さ
れた表示セグメントパターン信号により表示管ＤＳＰを
駆動する。SD is a segment driver, parallel l10P'
The display tube DSP is driven by display segment pattern signals transferred from IAI to eight signal lines PAO to PA7.

ＤＳＰは１桁当り口字型に配列された７個の表示セグメ
ントと１個の小数点表示セグメントを有する１４桁８セ
グメント発光表示管である。The DSP is a 14-digit, 8-segment luminescent display tube with seven display segments arranged in a square shape and one decimal point display segment per digit.

ＤＣは、４−１６ライン・デコーダである。このデコー
ダはパラレル■１０ボー）ＰＩＡＩからの４本の信号線
ＰＢＯないしＰＨ１におけるパラレル４ビツトから成る
表示桁情報をデコードし、表示の桁セレクト及びキーボ
ードＫＢの６列のスキャン信号を作る。DC is a 4-16 line decoder. This decoder decodes display digit information consisting of parallel 4 bits on four signal lines PBO to PH1 from parallel (10 baud) PIAI, and generates a display digit select signal and a scan signal for six columns of the keyboard KB.

ＲＤは表示桁セレクト用ドライバであり、表示管の１桁
と１対１対応に設けられ上記デコーダＤＣからの桁選択
信号を受けて表示管の対応する桁をドライブする。RD is a display digit selection driver, which is provided in one-to-one correspondence with one digit of the display tube, and receives a digit selection signal from the decoder DC to drive the corresponding digit of the display tube.

ＫＢは６×８キーボードマトリックスであり、図示しな
いが８本の行導体と６本の列導体とを有し、行導体と列
導体との交点にキートップによりこれら行導体と列導体
の相互を接続する接点を持つ。６本の列導体は上記のよ
′うにデコーダＤＣの６本の出力線にそれぞれ接続され
る。KB is a 6×8 keyboard matrix, which has eight row conductors and six column conductors (not shown), and a key top connects the row conductors and column conductors to each other at the intersection of the row conductors and column conductors. It has contacts to connect. The six column conductors are each connected to the six output lines of the decoder DC as described above.

ＥＣは８−エンコーダでありキーボードＫＢの８行ライ
ンからの行情報をエンコードし、３ビツト構成のキーエ
ンコード信号及び１ビツト構成のキー操作表示信号を出
力する。この計４ビットの信号はパラレル■１０ポー）
ＰＩＡＩの出力端ＰＢ４ないしＰＨ１およびＰＨ１に転
送される。EC is an 8-encoder which encodes line information from the 8th line of the keyboard KB and outputs a 3-bit key encode signal and a 1-bit key operation display signal. This total 4-bit signal is parallel (10 ports)
It is transferred to outputs PB4 to PH1 and PH1 of PIAI.

ＳＶＲはスイッチング・ボルテージ争レギュレータであ
り蛍光表示管駆動用回路の電源（２７Ｖ、１となる。SVR is a switching voltage regulator and is a power source (27V, 1) for a fluorescent display tube driving circuit.

上記のトレーニングモジュールは次のような特徴を有す
る。The above training module has the following characteristics.

（１）同一プリント基板２上の３２にビットマスクＲＯ
ＭＭ、にアセンブラをファームウェア化したことで、従
来のようなアセンブラ紙テープのローディング無しに直
ぐにアセンブルすることが可能である。さらにこのＩｔ
ＯＭＭ、によるアセンブラにより、ポケッタブルコンソ
ール３のキーからキー人力されたソースプログラムをＲ
ＡＭメモリ上に直接にオブジェクトプログラムとして入
力することができる。(1) Bit mask RO on 32 on the same printed circuit board 2
By converting the assembler into firmware in the MM, it is possible to assemble immediately without loading an assembler paper tape like in the past. Furthermore, this It
Using the assembler by OMM, the source program manually generated from the keys of the pocket console 3 is R.
It can be input directly onto the AM memory as an object program.

したがってプログラム変換に要する労力が不要である。Therefore, the effort required for program conversion is unnecessary.

また、シンポリンク言語が使用されるのでプログラム入
力及びそのデパックが非常に簡単である。Furthermore, since the sympolink language is used, program input and depacking are very easy.

（２）　コンソール３は本体１より機械的に分離されて
おり、フラットケープ／Ｉ／４により本体１に電気的に
結合されている。フラットケーブルは複数本の平行導体
をグラスチックからなる絶縁材料により一体成形してつ
くられたものであり、フレキシブルである。コンソール
３は本体１に対し移動可能である。コンソールは周知の
電子式卓上計算機と類似なケースにおいて構成され、ま
た上記のように本体１から機械的に分離されていること
がら掌上で操作が可能であり、操作性が優れている。(2) The console 3 is mechanically separated from the main body 1 and electrically connected to the main body 1 by a flat cape/I/4. A flat cable is made by integrally molding multiple parallel conductors with an insulating material made of glass, and is flexible. The console 3 is movable relative to the main body 1. The console is constructed in a case similar to that of a well-known electronic desktop calculator, and since it is mechanically separated from the main body 1 as described above, it can be operated in the palm of the hand and has excellent operability.

コノコンソール３はまた、従来のテレタイプコンソール
と同様なアルファメリック文字のキー人力が可能であり
、テレタイプライタより低価格である。The Kono Console 3 is also capable of alphameric keystrokes similar to conventional teletype consoles and is less expensive than teletypewriters.

このコンソール３はさらに、第１図及び前記説明から明
らかなように、同一ケース内に１４桁表示管（又は素子
）を備えていることにより、信号入力のためのキーと最
も接近した位置で入力信号及びモニタ時等における本体
１内部の情報を表示。As is clear from FIG. 1 and the above description, this console 3 is further equipped with a 14-digit display tube (or element) in the same case, so that input can be made at the position closest to the key for signal input. Displays information inside the main body 1 during signal and monitoring.

させることができる。従ってキーの操作にもとづく表示
内容の確認が容易である。can be done. Therefore, it is easy to confirm the displayed contents based on key operations.

（３）同一プリント基板２上での制御回路とジャックに
よりオーディオカセソトテープデソキとして商品化され
ているカセットテープデツキ２台をそれぞれ読み込み専
用と書き込み専用として、又は１台のオーディオカセッ
トデツキを補助記憶装置として利用することができる。(3) By using the control circuit and jack on the same printed circuit board 2, you can use two commercially available audio cassette tape decks as read-only and write-only, respectively, or support one audio cassette deck. It can be used as a storage device.

さらにカセットテープデツキに設けられたマイクリモー
ト端子を利用してオーディオカセットデツキのスタート
／ストップのプログラム制御が可能であり、このように
大型計算機用の磁気テープ記憶装置と類した使用が可能
である。Furthermore, it is possible to program start/stop of the audio cassette deck using a microphone remote terminal provided on the cassette tape deck, and thus it can be used in a manner similar to a magnetic tape storage device for a large computer.

（４１このトレーニングモジュールは、トレーニングモ
ジュール本体にコネクタＣ１が設けられているのでカー
ドケージにトレーニングモジュール本体と拡張用ボード
を差し込むだけで、容易に拡張システムとすることが可
能である。(41) This training module has a connector C1 on the training module main body, so it can be easily converted into an expansion system by simply inserting the training module main body and the expansion board into the card cage.

カードケージは、４カード（基板）差し込み可能テ、そ
れらをコモンバスで連結するような構造を成している。The card cage has a structure in which four cards (boards) can be inserted and these are connected by a common bus.

拡張用ボードとしては、ＲＡＭメモリ拡張ボード、　Ｆ
ＤＣ（Ｆｌｏｐｙ　Ｄｉｓｃ　ＣｏｎｔｒｏＬ）ボート
・、ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅ
ｓｓ　Ｃｏｎｔｒｏｌ）ボード、　ＣＲＴ　Ｃ（Ｃａｔ
ｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ　Ｃｏｎ−ｔｒｏＬ　）ボ
ード等を使用することができ、これらのボードには、Ｈ
Ｔ　Ｐ　（Ｈｉｇｂｓｐｅｅｄ　Ｔａｐｅ　Ｐｕｎｃｈ
ｅｒ　）インタフェイス、　ＰＴＲ’（Ｐａｐｅｒ　Ｔ
ａｐｅ　Ｒｅａｄｅｒ）インタフェイス、　ＴＴＹ（Ｔ
ｅｌｅ　ｔｙｐｅ）インタフェイス等も同時に組み込ま
れる。Expansion boards include RAM memory expansion board, F
DC (Flopy Disc Control) boat, DMAC (Direct Memory Access)
ss Control) board, CRT C (Cat
board, etc., can be used, and these boards include
T P (High speed Tape Punch
er) interface, PTR'(Paper T
ape Reader) interface, TTY (T
ele type) interface etc. are also incorporated at the same time.

第４図に拡張システムの例を掲げる。図中の３（カード
ケージ）に、１　（トレーニングモジュール）及び４（
拡張ボード）を差し込み、２（ポケッタブルコンソー／
Ｉ／）、５（フロッヒティスクトライブ）、６　（テレ
ビ）、７　（テレタイプライタ）が接続されている。Figure 4 shows an example of an expansion system. 3 (card cage) in the diagram, 1 (training module) and 4 (
2 (Pocketable console/
I/), 5 (Flochtiskdrive), 6 (television), and 7 (teletypewriter) are connected.

（５）プリント基板２上に、コネクタＣ，，Ｃ３と独立
に電源配線のための端子ＰＴが使用されている。(5) Terminals PT for power wiring are used on the printed circuit board 2 independently of the connectors C, C3.

この構成により、Ｃ２のような多端子コネクタに対する
高価な受側コネクタを使用しなくても、第１図図示のよ
うな本体１とコンソール３のみを使用可能である。With this configuration, only the main body 1 and console 3 as shown in FIG. 1 can be used without using an expensive receiving connector for a multi-terminal connector such as C2.

この方式によると、プリント基板２に前記のように補助
記憶装置として使用するオーディオカセットデツキのた
めのジャックが設けられ、このジャックを介してこのカ
セットデツキのスタート／ストップのリモート制御が行
なわれる。According to this system, the printed circuit board 2 is provided with a jack for an audio cassette deck used as an auxiliary storage device as described above, and the start/stop of this cassette deck is remotely controlled via this jack.

従来、オーディオカセットデツキを補助記憶装置として
使用する場合、このカセットデツキのスタート／ストッ
プのタイミングを考慮してカセットデツキの操作ボタン
と超小型コンピュータのボタン又はキーを同時に手操作
する必要があった。Conventionally, when using an audio cassette deck as an auxiliary storage device, it has been necessary to manually operate the operating buttons of the cassette deck and the buttons or keys of the microcomputer at the same time, taking into account the timing of starting and stopping the cassette deck.

この方式にしたがうと、リモート制御を行なったことに
より、このような煩わしさは無い。If this method is followed, such troublesomeness will not occur due to remote control.

この方式の一つの着眼点は、オーディオカセットデツキ
に設けられでいるマイクリモート端子を利用し、そのス
イッチングをリードリレースイッチで行なわぜたことで
ある。One of the highlights of this system is that it utilizes the microphone remote terminal provided on the audio cassette deck, and its switching is performed by a reed relay switch.

上記のリードリレースイッチがプリント基板２内の他の
回路から電気的に絶縁され、またその接点間に流れる電
流の方向を制限しないので、オーディオカセットデツキ
のモータ電源の電圧レベル及び極性に無関係にスター１
−／ストソゲのスイッチングが可能となる。Since the reed relay switch described above is electrically isolated from other circuits in the printed circuit board 2 and does not restrict the direction of current flowing between its contacts, it can start regardless of the voltage level and polarity of the audio cassette deck's motor power supply. 1
-/It becomes possible to switch the stratoge.

３らｆ　スタート／ストップ”のプログラムπよる制御
が可能であることから、オーディオカセント磁気テープ
上にデータのブロック化が可能となる。3f start/stop" program π, it is possible to form blocks of data on the audio central magnetic tape.

前記のように、テープデツキのスタート／スイッチ制御
のために、制御回路ＲＭが使用される。As mentioned above, a control circuit RM is used for start/switch control of the tape deck.

この制御回路ＲＭの詳細を第５図に示す。Details of this control circuit RM are shown in FIG.

第５図で、ジャックＪ８にリードリレーの接点ＳＷが並
列接続されている。スイッチのオンオフの機構は次のと
おりである。In FIG. 5, a reed relay contact SW is connected in parallel to jack J8. The on/off mechanism of the switch is as follows.

リードリレー３のコイルＬがバッファ増幅回路としての
インバータ２により駆動される。インバータ２は、Ｄ型
エツジトリガフリップフロッグ１の出力Ｑによって駆動
される。Coil L of reed relay 3 is driven by inverter 2 as a buffer amplifier circuit. The inverter 2 is driven by the output Q of the D-type edge trigger flip-flop 1.

フリップフロップ１のデータ入力端子ＤＫはスタート／
ストップ状態信号が入力し、クロック端子ＣＰにはスタ
ート／ストップのタイミングを決めるためのタイミング
信号が入力する。The data input terminal DK of flip-flop 1 is the start/
A stop state signal is input, and a timing signal for determining start/stop timing is input to the clock terminal CP.

したがって、端子りが高信号レベルのときにクロック端
子ＣＰに信号の立上りがくると、出力端子Ｑは高信号レ
ベルとなり、図中のリードリレー３のコイルＬへの入力
はインバータ２により低レベルとなる。この状態では、
スイッチＳＷはオフ状態である。Therefore, when a rising signal comes to the clock terminal CP while the terminal RI is at a high signal level, the output terminal Q becomes a high signal level, and the input to the coil L of the reed relay 3 in the figure is set to a low level by the inverter 2. Become. In this state,
Switch SW is in an off state.

逆に入力端子りが低信号レベルのときにクロック端子Ｃ
Ｐに加えられる信号が立上るとスイッチＳＷはオン状態
となる。Conversely, when the input terminal C is at a low signal level, the clock terminal C
When the signal applied to P rises, the switch SW is turned on.

本方式に従うと、減少された配線数でしかも特別な制御
信号を得るための複雑な回路を使用することなく、コン
ソール３からのキー人力を本体１に送ることができる。According to this method, key power from the console 3 can be sent to the main body 1 with a reduced number of wires and without using a complicated circuit to obtain a special control signal.

従来、キーマトリックス（ＸラインとＸラインとからな
る）の押されたキーから、キーコードを作成する場合、
Ｘラインを全て論理０にした状態でＸラインに接続され
ているマルチプレクサ−（デコーダ付き）を順次セレク
トしてゆき、押されているラインと一致した時に、マル
チプレクサ−の出力が論理０となることを利用して先ず
Ｘラインを走査していた。そのときのセレクト情報（Ｘ
ライン情報）を記憶すると同時にマルチプレクサ−にも
出力していた。次にＸラインな論理０信号で順次セレク
トして行き、マルチプレクサ−の出力が論理０になった
ときのセレクト情報（Ｘライン情報）と先に記憶してい
たセレクト情報（Ｘライン情報）を合せて１つのキーコ
ードを作成していた。Conventionally, when creating a key code from the pressed keys of a key matrix (consisting of X lines and X lines),
With all X lines set to logic 0, select the multiplexers (with decoders) connected to the First, the X-line was scanned using the . Select information at that time (X
Line information) was stored and simultaneously output to a multiplexer. Next, select sequentially using the X-line logic 0 signal, and combine the selection information (X-line information) when the output of the multiplexer becomes logic 0 with the previously stored selection information (X-line information). I created one key code.

この方式は、ＸラインとＸラインの情報を別々にセレク
トするため、回路が複雑となる欠点がある。また２つの
セレクト情報からのキーコードの作成を計算機のソフト
ウェア、すなわち演算処理で行なう場合にもソフトが複
雑になるという欠点がある。This method has the disadvantage that the circuit is complicated because the information on the X line and the X line are selected separately. Furthermore, when creating a key code from two pieces of selection information using computer software, ie, arithmetic processing, there is a drawback that the software becomes complicated.

この発明のトレーニングモジュールにおけるポケッタブ
ルコンソールのキー人力方式は、従来マルチプレクサ−
に接続されていたＸラインを、マルチプレクサ−の代り
にエンコーダに接続し、ハードウェア規模の削減および
ソフトウェア規模の削減を達成した。The key manual method of the pocketable console in the training module of this invention is the conventional multiplexer.
The X-line, which had been connected to the 1000, was connected to an encoder instead of a multiplexer, thereby reducing the hardware and software scale.

これを第６図により説明する。This will be explained with reference to FIG.

モジュール本体１（図示しない）とコンソール３とは配
線ｔ＋ないしｔ８により接続され、コンソール３はデコ
ーダＵ７．エンコーダＵ２及びキーボードＫＢを含む。The module body 1 (not shown) and the console 3 are connected by wires t+ to t8, and the console 3 is connected to the decoder U7. Includes encoder U2 and keyboard KB.

デコーダＵ、は、４つの入力端千人ないしＤを持ち、本
体１からＴ。ないしＴ３の４ビツトの２進信号を受ける
。このデコーダは１６個の出力端子を持ち、線”１０な
いしｔ２”Ｊに選択的に論理０の信号を出力する。例え
ば入力線ｔ−＋ないしＬ４が論理１０００なら、出力線
ｔ、。ないし１２．のうち、線ｔ１ｏだけが論理０とな
り、他は全て１となる。The decoder U has four input terminals D and the main body 1 to T. It receives a 4-bit binary signal from T3 to T3. This decoder has 16 output terminals and selectively outputs logic 0 signals on lines "10 through t2"J. For example, if input line t-+ to L4 is logic 1000, output line t,. or 12. Among them, only the line t1o becomes logic 0, and all the others become 1.

同様に入力が０１００なら、出力線”１１のみが論理０
となる。Similarly, if the input is 0100, only the output line "11" is logic 0.
becomes.

キーボードＫＢは６本のＸラインｔ１０乃至ｔｌ。The keyboard KB has 6 X lines t10 to tl.

と８本のＹラインｔｓｏ乃至ｔｓａとを有し、夫々のＸ
ラインとＸラインの交点に接点Ｃｎを持っている。従っ
て接点数は６×８個である。夫々の接点Ｃｎはキーボー
ドのキートップＫＰ（第１図参照）により操作される。and eight Y lines tso to tsa, and each
A contact point Cn is provided at the intersection of the line and the X line. Therefore, the number of contacts is 6×8. Each contact Cn is operated by a key top KP of the keyboard (see FIG. 1).

操作されたキートップＫＰに対応したＸラインとＸライ
ンが接点Ｃｎにより接続される。The X line corresponding to the operated keytop KP is connected by the contact Cn.

ｙ−ライン／　、−７’＋不１．−Ｌ−Ｆギ１−Ａ−Ｔ
Ｔ／７−１中十酬子に接続されている。Ｙラインｔ３０
乃至ｔ、ｌｓは、夫々抵抗Ｒ８乃至Ｒ６を介して電源に
接続されている。従って、キー接点Ｃｎが開放されてい
るならば、対応するＸラインは論理値１に対応する電位
に維持されている。y-line/ , -7'+non1. -L-Fgi 1-A-T
It is connected to the T/7-1 middle school. Y line t30
t to ls are connected to the power supply via resistors R8 to R6, respectively. Therefore, if the key contact Cn is open, the corresponding X line is maintained at a potential corresponding to the logic value 1.

エンコーダＵ２は８個の入力端子Ｏ乃至７と４個の出力
端千人乃至Ｃ及びＧＳを持っている。このエンコーダの
出力端子ＧＳは、８１１ｉ！ｉｌの入力端子のいずれか
１個に論理０の信号が入力した場合、論理０の信号を出
力し、全てが論理１０人力信号のときに論理１の信号を
出力する。従って出力端子ＧＳには８個の入力端子を入
力とするエンコーダＵ２内の実質的なＡＮＤ回路（図示
しない）によって決まる出力が加えられる。The encoder U2 has eight input terminals O to 7 and four output terminals 100 to C and GS. The output terminal GS of this encoder is 811i! When a logic 0 signal is input to any one of the input terminals of il, a logic 0 signal is output, and when all the logic 10 input signals are input, a logic 1 signal is output. Therefore, an output determined by a substantial AND circuit (not shown) within the encoder U2 having eight input terminals as inputs is applied to the output terminal GS.

エンコーダＵ２の残りの出力端子Ａ乃至Ｃにはその８個
の入力端子０乃至７の信号を２進数にエンコードした信
号が加えられる。例えば入力端子０乃至７の論理が１０
００００００なら出力端子Ａ乃至Ｃは１００となり、０
１００００００なら０１０となり、同様に００００００
１０なら１１１となる。Signals obtained by encoding the signals of the eight input terminals 0 to 7 into binary numbers are applied to the remaining output terminals A to C of the encoder U2. For example, the logic of input terminals 0 to 7 is 10
If it is 000000, output terminals A to C will be 100 and 0.
1000000 becomes 010, similarly 000000
If it is 10, it becomes 111.

以上の説明から明らかなように、キーボードＫＢのＸラ
インはデコーダにより選択され、それ故に本体１からの
配線ｔｌ乃至ｔ４における２通信号により走査される。As is clear from the above description, the X line of the keyboard KB is selected by the decoder and is therefore scanned by the two communication signals on the wires tl to t4 from the main body 1.

キートップＫＰの操作により、このキートップＫＰに対
応するＸラインに論理０の信号が加わったときのみ対応
するＸラインに論理０の信号が出力する。A logic 0 signal is output to the corresponding X line only when a logic 0 signal is added to the X line corresponding to the key top KP by operation of the key top KP.

従って、＋１０１！信号がでるＸラインは、キーが押さ
れているラインであり、このＹライン情報をエンコーダ
Ｕ２でエンコードして＋４乃至＋７の２進のＹライン情
報を得ることができる。この時ＧＳ端子即ち＋７は０“
となり、＋７がＩＩ　ＯＩＩか１″かでキーが押されて
いるかどうかが判断サレる。従って、本体１内において
Ｘラインのスキャン毎に＋７を読み、＋７が”０”とな
った時のＴ、−Ｔ、の送信２進情報とＴ、〜Ｔ６の受信
情報とから一度にキーコードを作成することができる。Therefore, +101! The X line where the signal is output is the line where the key is pressed, and this Y line information can be encoded by the encoder U2 to obtain binary Y line information from +4 to +7. At this time, the GS terminal, that is +7, is 0"
Therefore, whether the key is pressed or not can be determined depending on whether +7 is II OII or 1''. Therefore, +7 is read every time the X line is scanned in main body 1, and T when +7 becomes "0" is determined. A key code can be created at once from the transmitted binary information of , -T, and the received information of T, ~T6.

この例では、Ｔｏ乃至＋６の情報を演算処理することに
よって操作したキーに対応するキーコードを得ているが
、必要ならばＴ。乃至Ｔ、を受けるエンコーダによって
６×８種のキーコードを作成することも可能である。In this example, the key code corresponding to the operated key is obtained by processing the information from To to +6, but if necessary, the key code corresponding to the operated key is obtained. It is also possible to create 6×8 types of key codes using an encoder that receives 6×8 types of key codes.

この例では、以上の説明から明らかなように、４８種の
キー情報の入力のために本体１とコンソールとの間の配
線はＴ。乃至Ｔ６及びＴ、の８本ですむ。In this example, as is clear from the above explanation, the wiring between the main body 1 and the console is T for inputting 48 types of key information. 8 pieces from T6 to T are enough.

上記のキー人力方式は、コンソール３に特別なタイミン
グ制御及びそのための複雑なタイミング発生回路等を必
要としない。The above-mentioned manual key system does not require special timing control and a complicated timing generation circuit for the console 3.

この例によると、補助記憶装置として使用されるカセッ
トテープデツキのために改良された再生方式が提供され
る。According to this example, an improved playback scheme is provided for cassette tape decks used as auxiliary storage devices.

テープデツキにおける情報の記録は周波数変調方式によ
り行なわれる。例えば論理０の信号はテープデツキにお
ける周波数１．２ＫＨ２の信号と対応し、論理１の信号
は周波数２．４ＫＨ２の信号と対応する。Information is recorded on a tape deck using a frequency modulation method. For example, a logic 0 signal corresponds to a signal at a frequency of 1.2KH2 on the tape deck, and a logic 1 signal corresponds to a signal at a frequency of 2.4KH2.

従って、テープデツキへの情報の書き込みは論理回路か
ら周波数変調回路を介して行なわれ、テープデツキから
の情報の読み出しは論理回路へ周波数復調回路を介して
行なわれる。Therefore, information is written to the tape deck from the logic circuit via the frequency modulation circuit, and information read from the tape deck is transferred to the logic circuit via the frequency demodulation circuit.

従来の復調方式はテープデツキより再生された周波数変
調データ相互の時間間隔を予め設定された時間長と比較
することによｌ）２．４ＫＨ２か１．２ＫＨｚかに区別
している。しかし乍らこの方式は入力テープデツキの機
械的特性によって起る再生変調信号のデユーティ比の変
化、あるいは周波数の変動に弱いという欠点がある。The conventional demodulation method distinguishes between 1) 2.4KH2 and 1.2KHz by comparing the time interval between frequency modulated data reproduced from a tape deck with a preset time length. However, this method has the disadvantage that it is susceptible to changes in the duty ratio or frequency of the reproduced modulation signal caused by the mechanical characteristics of the input tape deck.

これらの欠点は以下実施例で説明するような本方式によ
り除去される。具体的実施例の回路を第７図に示し、そ
のタイムチャートを第８図に示す。These drawbacks are eliminated by the present method as explained in the examples below. A circuit of a specific embodiment is shown in FIG. 7, and a time chart thereof is shown in FIG.

第７図において、テープデツキからの再生信号はジャッ
クＪ、を介して抵抗Ｒ４，コンデンサＣ８からなる低域
フィルタに入力される。上記低域フィルタからは、結合
コンデンサＣ４を介して抗折Ｒ６乃至Ｒ８からなるバイ
アス回路によりバイアスを受ける増幅回路Ａｒｒ１ｐＶ
ｃ入力され、インバータＩＮＶ、により正弦波から矩形
波に変換される。テープデツキでの記録信号が論理０又
は１に応じ、１．２ＫＨ２又は２．４ＫＨｚの周波数と
されており、インバータＩＮＶ、の出力信号はほぼ１．
２ＫＨｚ又はほぼ２．４ＫＨｚの周波数をもつ。In FIG. 7, the reproduced signal from the tape deck is inputted via jack J to a low-pass filter consisting of resistor R4 and capacitor C8. From the above low-pass filter, an amplifier circuit Arr1pV is biased via a coupling capacitor C4 by a bias circuit consisting of transverse resistors R6 to R8.
c and is converted from a sine wave to a rectangular wave by an inverter INV. The recording signal on the tape deck has a frequency of 1.2 KH2 or 2.4 KHz depending on the logic 0 or 1, and the output signal of the inverter INV has a frequency of approximately 1.2 KH2 or 2.4 KHz.
It has a frequency of 2KHz or approximately 2.4KHz.

インバータＩＮＶ、の出力はＤｍフリップフロップＦ、
乃至Ｆａｒ　ナントゲートＧ、及びＧ、。The output of the inverter INV is the Dm flip-flop F,
〜Far Nant Gate G, and G.

カウンタ回路Ｆ４及びＦ、からなるデジタル式ワンショ
ット回路と、Ｄｍフリンプフロソグ回路Ｆ６とカウンタ
回路Ｆ７．ナントゲートＧ４．ノアゲー）Ｇ、、アンド
ノアゲートＧ、及びインバータＩＮＶ、からなる読み出
し時間設定回路とに入力される。A digital one-shot circuit consisting of counter circuits F4 and F, a Dm flimp flow circuit F6, and a counter circuit F7. Nantes Gate G4. A readout time setting circuit consisting of an ANDOR gate G, and an inverter INV is input.

上記のデジタル時間設定回路において、Ｄ型７リツプフ
ロツグＦ１乃至Ｆ３はクロック端子Ｃｐの信号の立上り
で入力端子りの入力を読み込む構成とされている。フリ
ップフロップＦ１及びＦ２はクロック端子Ｃｐにテープ
デツキからの１．２ＫＨ２又は２．４ＫＨｚ信号に対し
非常に周波数の高い３０７．２ＫＨ２信号を受けている
。フリップフロッグＦ１は、インバータＩＮＶ、の出力
が論理１となっている期間とほぼ同じ期間内に出力端子
Ｑに３０７．２　ＫＨ２のパルス信号を出力し、フリッ
プフロップＦ２は１クロック時間遅れて逆相出力端子Ｑ
に３０７．２　ＫＨｚのパルス信号を出力する。フリッ
プフロップ回路Ｆ１及びＦ、の出力Ｑ、Ｑにより、ナン
トゲートはインバータＩＮＶ。In the above-mentioned digital time setting circuit, the D-type seven lip-frogs F1 to F3 are configured to read the input from the input terminal at the rising edge of the signal at the clock terminal Cp. Flip-flops F1 and F2 receive at their clock terminals Cp a 307.2KH2 signal, which has a much higher frequency than the 1.2KH2 or 2.4KHz signal from the tape deck. Flip-flop F1 outputs a pulse signal of 307.2 KH2 to output terminal Q within almost the same period as the period in which the output of inverter INV is logic 1, and flip-flop F2 outputs a pulse signal of 307.2 KH2 to the output terminal Q with a delay of one clock time. Output terminal Q
It outputs a 307.2 KHz pulse signal. Due to the outputs Q and Q of the flip-flop circuits F1 and F, the Nant gate is connected to the inverter INV.

の立上り時刻とほぼ一致する時刻から１クロック時間だ
け論理０となる出力を発生し、これ以外の時間に論理１
の出力を発生する。ゲートＧ２の出力はカウンタＦ４．
Ｆ、のためのイニシャライズ端子りに加えられる。It generates an output that becomes logic 0 for one clock period from the time that almost coincides with the rise time of , and outputs logic 1 at other times.
generates the output of The output of gate G2 is sent to counter F4.
Added to the initialization terminal for F.

フリップフロップＦ３のＤ端子には論理１の電位１１Ｖ
ｃｏＩ＋　が加えられており、ＣＰ端子にはフリップフ
ロップＦ、の出力Ｑが加えられる。リセット端子Ｒへの
信号（後述する）によりリセット状態にあったフリップ
フロップＦ３は、フリップフロップＦ、の出力を受ける
ことにより、インバータＩＮＶ、の信号の立上りからほ
ぼ１クロック時間遅れて論理１の出力を出力端に生ずる
。The D terminal of flip-flop F3 has a logic 1 potential of 11V.
coI+ is applied, and the output Q of flip-flop F is applied to the CP terminal. Flip-flop F3, which was in the reset state due to a signal to reset terminal R (described later), receives the output of flip-flop F, and outputs a logic 1 with a delay of approximately one clock time from the rise of the signal of inverter INV. occurs at the output end.

フリップフロップＦ３の論理１の出力によりカウンタＦ
、にはゲートＧ１を介して３０７．２ＫＨ２の信号が加
えられる。The logic 1 output of the flip-flop F3 causes the counter F
, is applied with a signal of 307.2KH2 via gate G1.

カウンタＦ４．Ｆ、は１６進カウンタから構成され、１
，２，４．８の重みをもつ制御ゲートＡ乃至りをもつ。Counter F4. F, consists of a hexadecimal counter, 1
, 2, and control gates A to A with weights of 4.8.

Ａ乃至りの接地によりＦ６は１６進カウンタであり、Ｃ
及びＤの接地によりＦ、は１２進カウンタである。その
結果、カウンタＦ。Due to the grounding from A to F6 is a hexadecimal counter, and C
and D are grounded, so F is a hexadecimal counter. As a result, counter F.

はＦ３の出力が論理１となってから６２５μＳ後にキャ
リーを発生する。このキャリーによりインバータＩＮＶ
、を介してノリソゲフロップＦ３＋カウンタＦ、、Ｆ、
にリセットがかかる。generates a carry 625 μS after the output of F3 becomes logic 1. This carry allows the inverter INV
, through Norisoge flop F3 + counter F, ,F,
requires a reset.

上記カウント時間は、２．４ＫＨｚ信号の１周期の１．
５倍の時間に相当する。The above-mentioned count time is equal to 1.0 of one period of the 2.4 KHz signal.
This corresponds to five times as long.

テープデツキからほぼ２．４ＫＨ２信号が再生されてい
る場合、カウンタＦ、からキャリーが発生する前にゲー
トＧ２からカウンタにイニシャライズ信号が加えられ、
カウンタ自答がクリアされるのでフリップフロップＦ、
にはす七ノド信号が加えられない。When an approximately 2.4KH2 signal is being reproduced from the tape deck, an initialization signal is applied to the counter from gate G2 before a carry is generated from counter F.
Since the counter self-answer is cleared, flip-flop F,
The seven-node signal cannot be added.

テープデツキから入力するほぼ１．２　Ｋｌ−Ｉ　ｚの
信号に対してはカウンタ時間内に上記ゲートＧ２からロ
ード信号が発せられないので、フリップフロップにはカ
ウンタＦ、からりセットが加えられる。Since the load signal is not generated from the gate G2 within the counter time for a signal of approximately 1.2 Kl-Iz inputted from the tape deck, a counter F is applied to the flip-flop.

その結果、フリップフロップＦ３は、テープデツキから
の出力信号により第８図のような信号を発生する。As a result, the flip-flop F3 generates a signal as shown in FIG. 8 based on the output signal from the tape deck.

フリップフロップＦ６は、フリップフロップＦ。Flip-flop F6 is flip-flop F.

の出力ＱをＤ端子に受け、インバータＪＮＶ、の出力を
クロック端子ＣＰに受けるので第３図のような信号を出
力端子Ｑに出力する。Since the output Q of the inverter JNV is received at the D terminal and the output of the inverter JNV is received at the clock terminal CP, a signal as shown in FIG. 3 is outputted to the output terminal Q.

フリップフロップＦ、の出力は磁気テープに記録された
信号の論理０，１に復調された信号である。The output of the flip-flop F is a signal demodulated to logic 0 and 1 of the signal recorded on the magnetic tape.

１．２，４．８の重みの出力端子ＱＡ　＋　ＱＢ　＋Ｑ
ｃ、ＱＤをもつカウンタＦ７とそれに付属する各種ゲー
ト回路は、タイミングクロックＲＸＣを発生する。この
タイミングクロックＲｘｃは２通信号に変換されたフリ
ップフロップＦ、からの出力信号ＲＸＤの読み出し時間
を規定するために使用される。Output terminal QA + QB +Q with weight of 1.2, 4.8
A counter F7 having QDs and QDs and various gate circuits attached thereto generate a timing clock RXC. This timing clock Rxc is used to define the readout time of the output signal RXD from the flip-flop F, which has been converted into two communication signals.

上記のようなサンプリングに使われるデジタル式ワンシ
ョットは、従来のＣＲ式ラワンショット比べて１０倍以
上の精度のパルス巾を出力することができる。The digital one shot used for sampling as described above can output a pulse width that is more than 10 times more accurate than the conventional CR raw one shot.

本実施例に従うと、コンソール１においてアルファメリ
ックの表示のために改良された表示法が採用される。According to this embodiment, an improved display method is adopted for displaying alphamerics in the console 1.

従来、７セグメントのＬＥＤ（発光ダイオード）や蛍光
表示管では、０〜９．Ａ−Ｆまでしか表示していなかっ
た。この１６進数表示だけでは、例えばアセンブラソー
スステートメントの表示等ができず不便であった。英数
字を表示できるものとして、５×７ドツトマトリクスタ
イプの表示器等が存在するが、デコード回路等が必要で
ある等ハードウェアが複雑になり、しかも表示素子自体
高価になるという欠点があった。Conventionally, 7-segment LEDs (light-emitting diodes) and fluorescent display tubes have a range of 0 to 9. Only A-F was displayed. This hexadecimal display alone is inconvenient because it is not possible to display, for example, assembler source statements. There are 5 x 7 dot matrix type displays that can display alphanumeric characters, but they have the disadvantage that they require a decoding circuit, making the hardware complicated, and the display element itself is expensive. .

本実施例によるトレーニングモジュールでは、電卓等の
表示として広く利用されている７セグメント表示を利用
してアルファベント、数字、特殊文字を表示させること
ができる。表現しようとしている記号にできる限りにか
よったセグメントパターンをその記号表現とする。In the training module according to this embodiment, alphabenches, numbers, and special characters can be displayed using a 7-segment display that is widely used as a display on calculators and the like. The symbol representation is a segment pattern that is as close to the symbol being expressed as possible.

この７セグメントによる英数字、特殊文字表示器の最大
の利点は次の通りである。The greatest advantages of this 7-segment alphanumeric and special character display are as follows.

（１）表示素子が安価である。(1) The display element is inexpensive.

（２）表示用外部回路が簡単である。つまり１バイトの
表示データから直接セグメントパターンを作ることが可
能である。(2) The external display circuit is simple. In other words, it is possible to create a segment pattern directly from 1 byte of display data.

（３）表示素子が小型である。(3) The display element is small.

７セグメントによるアルファベット、数字、特殊文字の
具体的な表示法が第９図に示しである。A specific method of displaying alphabets, numbers, and special characters using seven segments is shown in FIG.

各ますの上段は表示内容のアルファベント、数字。The upper row of each square is the alpha vent and number of the displayed content.

特殊文字を示し、下段は夫々に対応する７セグメント表
示法である。なお、参考までにドツト付き７セグメント
も同時に示してお（。Special characters are shown, and the lower row shows the corresponding 7-segment display method. For reference, the 7 segments with dots are also shown (.

本発明におけるポケッタブルコンソールのキーは操作性
良く配列され−（いる。従来のキー配列はアルファベッ
トキーの配列がランダムであり、しかも数字キー（これ
は０〜９までは小さい数から大きい数へ規則的に並んで
いる。）との間にも配列上の考慮がなされてい１よい。The keys of the pocketable console according to the present invention are arranged with good operability.In the conventional key arrangement, the alphabet keys are arranged randomly, and the numerical keys (from 0 to 9 are arranged in a regular order from the smallest number to the largest number). ). Consideration should also be given to the arrangement.

従ってキー配列にかかるという欠点があった。本発明の
ポケッタブルコンソールで採用したキーの平面を第１０
図に示す。Therefore, there was a drawback that it required a key arrangement. The plane of the keys adopted in the pocketable console of the present invention is 10th.
As shown in the figure.

このキーは化粧板４と、この化粧板４に設けられた複数
の孔の部分で露出するキートップを有する。キートップ
５には入力と対応する記号が形成されており、又化粧板
には更に他の記号が印刷されている。キートップの配列
は同図に示すように左上から順に数字を増大順に、次に
アルファベント文字を辞書と同様にＡＢＣ順に並べてい
る。This key has a decorative plate 4 and a key top exposed through a plurality of holes provided in the decorative plate 4. A symbol corresponding to the input is formed on the key top 5, and other symbols are printed on the decorative board. As shown in the figure, the key tops are arranged in ascending order of numbers starting from the top left, followed by alphabetical letters in alphabetical order, similar to a dictionary.

この配列は、人（オペレータ〕が日常生活ですでになれ
ている順でキー配列がなされている点と、数９の次にア
ルファベントＡ、Ｂ、Ｃと並んでいることから１６進数
のキー操作な容易にしている。This arrangement is based on the fact that the keys are arranged in the order that people (operators) are already familiar with in their daily lives, and the hexadecimal keys are arranged next to the number 9 with alphabento A, B, and C. It is easy to operate.

これはコンピュータ使用時には、１６進数が多用される
ことからも大きな利点といえる。更にポケッタブルコン
ソールのキーの色は、１６進数（０〜９．Ａ−Ｆ）とり
セント等のファンクションキーが、他のキーと色分け（
後述する）さｈでいることから、キー検索が容易にされ
ている。This can be said to be a great advantage since hexadecimal numbers are often used when using computers. Furthermore, the color of the keys on the pocket console is hexadecimal (0 to 9.A-F), and function keys such as cents are color-coded from other keys (
(described later), key searches are facilitated.

第１０図の■のように斜線の入ったキ一群は、キートッ
プがライトブルーで文字は黒、■のようなキ一群はキー
トップが白で文字は黒である。又化粧板上には上記のよ
うに特殊文字が印刷されており、これらの文字を含める
とキーにはＡＳＣＩＩ文字が全て包含されている。A group of keys with diagonal lines, such as ■ in FIG. 10, have light blue key tops and black letters, and a group of keys, such as ■, have white key tops and black letters. Also, special characters are printed on the decorative board as described above, and including these characters, the key includes all ASCII characters.

次に、本実施例に係る超小型コンビーータにおけるその
他の機能的特徴を述べる。Next, other functional features of the ultra-compact conbeater according to this embodiment will be described.

アボート割込みとタイマ割込みについて；製品名ＨＤ４
６８００のＭＰＵには、ＮＭＩ（ＮｏｎＭａｓｋａｂｌ
ｅ　Ｉｎｔｅｒｕｐｔｉｏｎ）とＩ　ＲＱ　（Ｉｎｔｅ
ｒｕｐｔｌ（ｅｑｕｅｓりの二種類の割込みがある。Ｍ
ＰＵのＮＭＩ端子に立上り波形の信号が入ると必ずＮＭ
Ｉ割込み処理サブルーチンにＭＰＵの処理が移る。Regarding abort interrupts and timer interrupts; Product name HD4
The 6800 MPU has NMI (Non Maskable
e Interruption) and I RQ (Inte
There are two types of interrupts: ruptl (eques).
When a rising waveform signal is input to the NMI terminal of the PU, the NM
MPU processing moves to the I interrupt processing subroutine.

一方、ＩＲＱ端子に立上り波形が入るとＭＰＵ内のレジ
スタ（状態を示すレジスタ）のマスクビットが”０゛′
のとき■〜ＲＱの割込み処理ルーチンにＭＰＵの処理が
移る。このように、アボート割込みとタイマ割込みは夫
々ＮＭＩ割込みとＩＲＱ割込みを利用している。On the other hand, when a rising waveform is input to the IRQ terminal, the mask bit of the register (register indicating the status) in the MPU is set to "0".
In the case of (1) to RQ, the MPU processing shifts to the interrupt processing routine. In this way, the abort interrupt and timer interrupt utilize the NMI interrupt and IRQ interrupt, respectively.

第１２図の（１）に示したように、アボート割込みは、
キーボード（ＫＢ）のＡＢキーがら手でキーインされた
信号を一旦ＰＩＡのＣＡＩ端子に入力し、ＩＲＱＡ端子
よりＭＰＵのＮＭＩ端子に出力している。ＣＡＬ端子に
信号が入るとＰＩＡのレジスタＣＡＩに対応するビット
が１″となり、このフラグをモニタが判断してＩＲ’Ｑ
Ａ端子に対応するレジスタのビットを”　ｏ”　（通常
＆！″１″としておく）とし、ＮＭＩ割込みを発生させ
る。As shown in (1) in Figure 12, the abort interrupt is
A signal input manually using the AB key of the keyboard (KB) is inputted to the CAI terminal of the PIA, and then outputted from the IRQA terminal to the NMI terminal of the MPU. When a signal enters the CAL terminal, the bit corresponding to the PIA register CAI becomes 1'', and the monitor judges this flag and outputs IR'Q.
The bit of the register corresponding to the A terminal is set to "o" (usually set to &!"1"), and an NMI interrupt is generated.

一方、第１２図の（２）はタイマ割込みを示すが同図か
らも判るように、第２図ＯＣＴブロックから発生する］
、２ＫＨ２のりＣ１０りはＰＩＡ（７）ＣＢＩ端子九入
力されている。ＣＢＩ端子も上記ＣＡ−１端子と同様、
レジスタに対応するビットをもっている。ＣＡＩにクロ
ックのＨｉｇｈレベルが入ると、このビットは１゛°と
なり、プログラムの判断でＩＲＱＢ端子よりＩＲＱ割込
みをさせる。On the other hand, (2) in Fig. 12 shows a timer interrupt, and as can be seen from the figure, it occurs from the OCT block in Fig. 2]
, 2KH2 and C10 are input to the PIA (7) CBI terminal. The CBI terminal is also the same as the CA-1 terminal above.
It has bits corresponding to registers. When the high level of the clock is input to CAI, this bit becomes 1' and an IRQ interrupt is generated from the IRQB terminal at the discretion of the program.

従来、ＮＭＩ割込みは割込みを禁止できないため、シス
テムの電源異常等の最優先割込みに対してだけ使用され
ていた。Conventionally, NMI interrupts have been used only for top-priority interrupts such as system power failures, because interrupts cannot be prohibited.

上記したように、本発明ではアボート割込みを一旦ＰＩ
Ａを経由してＮＭＩ割込みを行なわせたことで、モニタ
によってＭＰＵのＮＭＩ端子への割込みを禁止したり、
タイミングを遅らせたりすることが可能となった。As mentioned above, in the present invention, once the abort interrupt is
By allowing the NMI interrupt to occur via A, the monitor can disable interrupts to the MPU's NMI terminal,
It is now possible to delay the timing.

この方式によれば、本システムのタイマ割込みが生じ、
タイマ割込み処理（割込みが生ずるとカウントする）の
間、アボート割込みを受けつけずタイマ処理終了後に始
めてアボート割込処理をすることで利用されている。According to this method, a timer interrupt occurs in this system,
It is used by not accepting abort interrupts during timer interrupt processing (counting when an interrupt occurs) and processing the abort interrupts only after the timer processing ends.

１命令トレース割込み発生回路について；第１１図に本
発明で使用される１命令トレース割込み（ＮＭＩ割込み
）発生回路とそのタイムチャートを示す。この回路はプ
ログラムによりＭＰＵへのＮＭＩ割込みを発生させるた
めの回路である。Regarding the 1-instruction trace interrupt generation circuit: FIG. 11 shows the 1-instruction trace interrupt (NMI interrupt) generation circuit used in the present invention and its time chart. This circuit is a circuit for generating an NMI interrupt to the MPU by a program.

プログラムによりＤタイプフリップフロップのＤ端子を
Ｌｏｗレベルにすると、ＤタイプフリップフロップのＱ
出力は、ＭＰＵ駆動クロりクφ２と同相のφ、ＴＴＬク
ロックの立上りに同期してＨｉｇｈをシンクロナス４ビ
ツトカウンタ（製品名１−Ｉ　Ｄ７４１６１）２の夫々
Ｌ及びＣＰ端子に入力する。When the D-type flip-flop's D terminal is set to Low level by the program, the D-type flip-flop's Q
The output is in phase with the MPU driving clock φ2, and High is input to the L and CP terminals of a synchronous 4-bit counter (product name 1-ID74161) 2 in synchronization with the rising edge of the TTL clock.

ＱがＨｉｇｈレベルになるとカウントを開始し、１１周
期目のＣＡＲ端子がＨｉｇｈレベルとなる。When Q becomes High level, counting starts, and the CAR terminal of the 11th cycle becomes High level.

ＤタイプフリップフロップのＤ端子がプログラム処理で
Ｈｉｇｈレベルに復帰するとＱがφ２ＴＴＬの立上りに
同期してＬｏｗレベルになる。この時ＣＡＲはＬｏｗレ
ベルとなる。ＭＰＵへのＮＭＩ割込みは立下りでおこる
ため、ＮＭＩ信号として出力ＣＡＲ（Ｌキャリー）にイ
ンバータを通したものを使用している。When the D terminal of the D type flip-flop returns to High level through programming processing, Q becomes Low level in synchronization with the rise of φ2TTL. At this time, CAR becomes Low level. Since the NMI interrupt to the MPU occurs on a falling edge, the output CAR (L carry) passed through an inverter is used as the NMI signal.

上記回路は、カウンタのＬ端子の機能を利用して従来の
ものに比ベラッチを一つへらされており回路構成が簡単
になっている。The circuit described above uses the function of the L terminal of the counter to reduce the latch by one compared to the conventional circuit, and has a simpler circuit configuration.

プリント基板上のＬＳｉの破壊防止について；本発明に
係る超小型コンピュータにおいては、プリント基板２上
に多数の高集積半導体回路装置（ＬＳｉ）が組みこまれ
ているが、万が−このプリント基板２の電源端子（例え
ば、Ｓ、　Ｔ）が定電圧電源から供給される直流電圧の
極性に対し逆に接続された場合にこれらＬ　Ｓ　ｉ　？
＋Ｓ破壊することのないようにするため、第１３図（ａ
）に示すように、プリント基板２の電源端子（Ｓ、　Ｔ
）間にこのプリント基板上においてダイオードＫが所定
の極性で実装されている。参考までに、第１３図（ｂ）
に定電圧電源のＩ−Ｖ出力特性を示す。このようにＬＳ
ｉの組みこまれたプリント基板上において電源端子間に
ダイオードを実装しておく１ことにより、従来のように
特別のヒーーズを電源入力回路に配設する必要もなく、
父方が一逆接続した場合でもヒユーズをとりかえる必要
もなく、単にプリント基板を接続し直すだけで簡単にす
ませることができる。Regarding prevention of destruction of LSi on a printed circuit board: In the microcomputer according to the present invention, a large number of highly integrated semiconductor circuit devices (LSi) are incorporated on the printed circuit board 2, but in the unlikely event that this printed circuit board 2 When the power supply terminals (for example, S, T) of L S i ? are connected opposite to the polarity of the DC voltage supplied from the constant voltage power supply,
In order to avoid +S destruction, Figure 13 (a
), the power terminals (S, T
) A diode K is mounted on this printed circuit board with a predetermined polarity. For reference, Figure 13(b)
shows the IV output characteristics of a constant voltage power supply. Like this LS
By mounting a diode between the power supply terminals on the printed circuit board that incorporates i, there is no need to install a special heater in the power supply input circuit as in the past.
Even if the father's side is connected in reverse, there is no need to replace the fuse, and it can be easily done by simply reconnecting the printed circuit board.

以上の説明から明らかなように、本発明によれば、シン
ボリック言語の超小型コンピュータを実現でき、又かか
る超小型コンピュータはアセンブリプログラムのための
ＲＯＭＬＳｉが実現できたこと及び超小型のコンソール
が実現できたことによって初めてなしえたものであるこ
とが理解されるであろう。As is clear from the above description, according to the present invention, a symbolic language microcomputer can be realized, and such a microcomputer can realize a ROMLSi for assembly programs and an ultracompact console. You will understand that this was only possible by doing so.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の超小型コンピュータの斜視図、第２図
は第１図の本体１のブロック図、第３図は第１図のコン
ソール３のブロック図、第４図は超小型コンピュータの
応用の一例を説明するための概念図、第５図はリモート
制御回路の回路図、第６図はキー人力部分のブロック図
、第７図は変復調回路の回路図、第８図は第７図の回路
の動作波形図、第９図は表示管の表示パターン図、第１
０図はキーボードの平面図、第１１図は割込み発生回路
の回路図及びタイムチャート、第１２図（１）及び（２
）は他の割込み回路を説明するための回路図、第１３図
（ａ）及び（ｂ）はプリント基板への電源接続を説明す
るための回路図及び特性図を示す。 １・・・コンピータ本体、２・・・プリント基板、３・
・・コンソール、４・・フラットケーブル。 第１２図 （ｌ） （Ｚン 第１３図 （ｂン 手続補正書（方式） 事件の表示 昭和５９年特−ａｌ（願第８１７９３　号発明の名称 超小型コンピュータ 補正をする者 １噂との闘　特許出願人 名　称　＜ｓ＋ｏ）株式会Ｉ１．　日　立　製　作　所
代　理　人 図面 補正の内容 別紙の通り1 is a perspective view of the microcomputer of the present invention, FIG. 2 is a block diagram of the main body 1 of FIG. 1, FIG. 3 is a block diagram of the console 3 of FIG. 1, and FIG. 4 is a block diagram of the microcomputer of the present invention. A conceptual diagram to explain an example of an application, Fig. 5 is a circuit diagram of the remote control circuit, Fig. 6 is a block diagram of the key human power part, Fig. 7 is a circuit diagram of the modulation/demodulation circuit, and Fig. 8 is the circuit diagram of Fig. 7. The operating waveform diagram of the circuit, Figure 9 is the display pattern diagram of the display tube, the first
Figure 0 is a plan view of the keyboard, Figure 11 is a circuit diagram and time chart of the interrupt generation circuit, and Figures 12 (1) and (2).
) shows a circuit diagram for explaining another interrupt circuit, and FIGS. 13(a) and 13(b) show a circuit diagram and characteristic diagram for explaining the power supply connection to the printed circuit board. 1...Computer body, 2...Printed circuit board, 3.
...Console, 4...Flat cable. Figure 12 (l) Name of patent applicant <s+o) I1. Hitachi Manufacturing Co., Ltd. Representative Contents of drawing amendments As shown in the attached sheet

Claims (1)

【特許請求の範囲】[Claims] １．０ないしは９の数字キーおよび人ないしはＺのアル
ファベット・キーを有する超小型コンピュータ。 ２　上記アルファベラ）−キーは、はぼＡＢＣの順に配
置されていることを特徴とする特許の範囲第１項に記載
の超小型コンピータ。 ３、上記数字キーは大ぎさの配圧配置されたことを特徴
とする上記特許請求の範囲第２項に記載の超小型コンピ
ュータ。 ４、上記数字キーおよび上記アルファベントの内Ａ．な
いしはＦとその他のアルファベット・キーは、実質的に
色別けされてなることを特徴とする上記特許請求の範囲
第１項に記載の超小型コンピータ。 ５、上記アルファベット−キーの内入ないしはＦは、上
記数字キーの近傍に設けられたことを特徴とする上記特
許請求の範囲第１項に記載の超小型コンピュータ。 ６、上記数字キーおよびアルファベット−キーは実質的
に筐体の一平面に設けられたことを特徴とする上記特許
請求の範囲第１項に記載の超小型コンピュータ。 ７、上記アルファベット・キーの内ＡないしはＦは、上
記数字キーの９につづきＡＢＣ順圧配圧配列てなること
を特徴とする上記特許請求の範囲第１項に記載の超小型
コンピュータ。1. A microcomputer with numeric keys from 0 to 9 and alphabetic keys from man to Z. 2. The ultra-compact computer according to item 1 of the scope of the patent, characterized in that the Alphabella keys are arranged in alphabetical order. 3. The microcomputer according to claim 2, wherein the numerical keys are arranged with a large pressure distribution. 4. Among the above numerical keys and the above alpha vent, A. 2. The microcomputer according to claim 1, wherein the or F and other alphabet keys are substantially color-coded. 5. The microcomputer as set forth in claim 1, wherein the alphabet key "F" or "F" is provided near the numeric key. 6. The microcomputer according to claim 1, wherein the numerical keys and alphabet keys are provided substantially on one plane of the casing. 7. The microcomputer according to claim 1, wherein A to F of the alphabet keys are arranged in an ABC barostatic arrangement following the numeric keys 9.