JPS6065544A - Manufacture of semiconductor device - Google Patents
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- JPS6065544A JPS6065544A JP17295683A JP17295683A JPS6065544A JP S6065544 A JPS6065544 A JP S6065544A JP 17295683 A JP17295683 A JP 17295683A JP 17295683 A JP17295683 A JP 17295683A JP S6065544 A JPS6065544 A JP S6065544A
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は集積回路（ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ ）及び、大規模集積回路（Ｌａｒｇｅ ５ｃａｌ
ｅ ｉｎｔｅｇｒａｔ、１ｏｎ）等の半導体装置の製造
方法に関し、特に、素子高密度ｆとを可能にする素子間
分離方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to an integrated circuit (integrated circuit).
it) and large-scale integrated circuits (Large 5cal
The present invention relates to a method for manufacturing semiconductor devices such as e-integrate, 1-on), and in particular to a method for isolating elements that enables a high element density f.
ＩＣ，ＬＳＴにおいては一つのチップ内に多数の素子を
作り込み回路を構成するため各々の素子は電気的に絶縁
分離する必要がある。現在ＬＳＩの！ｉｉ！！ａ工程で
一般的に行なわれている素子間分離法はＬＯＣＯ８（Ｌ
ｏｃａｌ Ｑｘｉｄａｔｉｏｎ ｏｆ ３ｉ１ｉｃｏｎ
）と呼ばれるもので、シリコンナイトライドＳ ｒ
ｓ Ｎ４膜の耐酸化作用が大きいことを利用し、Ｓｉ３
Ｎ、膜を酸化のマスクとして選択酸化する方法である。In ICs and LSTs, a large number of elements are built into one chip to form a circuit, so each element must be electrically insulated and separated. Currently LSI! ii! ! The element isolation method commonly used in the a process is LOCO8 (L
ocal Qxidation of 3i1icon
), which is called silicon nitride S r
s Taking advantage of the high oxidation resistance of the N4 film, Si3
This is a method of selectively oxidizing the N film using the film as an oxidation mask.
この方法は、Ｐｈ１ｌｉｐｓ Ｒｅ５ｅａｃｈ Ｒｅｐ
ｏｒｔｓ （Ｒｅｓ。This method is similar to Ph1lips Re5each Rep
orts (Res.
Ｒｅｐｔｓ）２５．１１８−１３２．１９７０及びＰｂ
ｉ ｌ ｉｐｓ Ｒ，ｅｓｅａｃｈ Ｔｌｅｐｏｒｔｓ
（Ｒｅｓ、Ｉ（ｅｐｔｓ ）２６ ＋１５７−１６５．
１９７１等に記されている。Repts) 25.118-132.1970 and Pb
i l ips R, esearch Tleports
(Res, I(epts)26 +157-165.
1971 etc.
本方法の場合、Ｓｉ、Ｎ４膜を直接シリコンＳｉ基板に
被着せしめ遍択岐化を行なうと膜の応力のために８１基
板に欠陥が発生する。そのため一般にパッド５ｉｎ２と
呼ばれている熱酸化膜を５ｉ３ＮａとＳｉ基板の間に挿
入し応力を綴和する方法が行なわれている。ところが選
択酸化時にこのパッド５ｉｎ２を通して横方向の酸化が
進行するため酸化膜が鳥のくちばし状に素子領域に食い
込んで行く、所謂、バーズビーク現象が起こる。このバ
ーズビーク現象によって、ＬＳＩの素子領域の有効面積
を減少させるため、集積度向上の障害となる。In the case of this method, if a Si, N4 film is directly deposited on a silicon Si substrate and a uniform coating is performed, defects will occur in the 81 substrate due to stress in the film. Therefore, a method is generally used in which a thermal oxide film called a pad 5in2 is inserted between the 5i3Na and the Si substrate to balance out the stress. However, during selective oxidation, oxidation progresses in the lateral direction through this pad 5in2, causing the oxide film to dig into the element region in the shape of a bird's beak, a so-called bird's beak phenomenon. This bird's beak phenomenon reduces the effective area of the element region of the LSI, and thus becomes an obstacle to increasing the degree of integration.
この問題点の理解を容易にするために、第１図〜第５図
に示す従来のＬＯＣＯ８工程におけるバーズビークの発
生を説明する。第１図〜第５図は、Ｎ ｆ −ｙ ７ネ
ルＭＩＳ（Ｍｅｔａｌ Ｔｎｓｕｌａｔｏｒ Ｓｅｍ１
−ｃｏｎｄｕｃｔｏｒ ） Ｌ Ｓ Ｉ ’ｋＡ造工程
の一例を示すものでカ）る。まず第１図のように８１基
板１を酸化しバッド５ｉ０２２を形成する。この上に第
２図のようにＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法でＳｉ、Ｎ、膜３を被着
せしめる。次いで、第３図に示すようにＳｉ３Ｎ、膜３
をホトエツチングで素子領域の形状てパターニングする
。その後Ｓｉ、Ｎ、膜３をマスクとしてチャンネルスト
ラバー用ボロン４をイオン打込みし表面に高濃度層５を
形成する。In order to facilitate understanding of this problem, the occurrence of bird's beak in the conventional LOCO8 process shown in FIGS. 1 to 5 will be explained. Figures 1 to 5 show Nf-y 7-channel MIS (Metal Tunsulator Sem1
-conductor) This shows an example of the LSI'kA manufacturing process. First, as shown in FIG. 1, the 81 substrate 1 is oxidized to form a pad 5i022. On top of this, CVD (Chemical Vapor) is applied as shown in Figure 2.
Si, N, and the film 3 are deposited using a deposition method. Next, as shown in FIG.
The shape of the element region is patterned by photo-etching. Thereafter, using the Si, N, and film 3 as a mask, ions of boron 4 for a channel strobber are implanted to form a high concentration layer 5 on the surface.
次眞、第４図のようにＳｉ、Ｎ、膜３をマスクとじて選
ｔＲ酸化を行ない％素子分離領域にフィールドの８１０
２膜６を生成せしめる。この時にバッドＳｉｎ。Next, as shown in Fig. 4, selective tR oxidation is performed using Si, N, and film 3 as a mask to form a field of 810% in the element isolation region.
2 film 6 is generated. Bad Sin at this time.
２を通して横方向の酸化が進行するためにバーズビーク
７が形成される。次にＳｉ３Ｎ、膜３をエツチングによ
り除去し、次いでバッド５ｉｎ２膜２をエツチングによ
り除去することにより第５図のように素子領域８のＳｉ
面を露出せしめろ。この方法に従えば、第６図に示すよ
うに５ＩｓＮａ膜３のパターニング完Ｔの状態でＷある
素子領域は第７図に示すバーズビーク７（長さＢ）の発
生によりＷ′に減少する（ Ｗ’＝Ｗ −２Ｉ３ ）。Bird's beak 7 is formed because oxidation progresses in the lateral direction through 2. Next, the Si3N film 3 is removed by etching, and then the pad 5in2 film 2 is removed by etching to remove the Si3N film 3 in the element region 8 as shown in FIG.
Expose your face. According to this method, as shown in FIG. 6, the device area W in the state of completed patterning of the 5IsNa film 3 is reduced to W' (W) due to the generation of the bird's beak 7 (length B) shown in FIG. '=W-2I3).
Ｂの大きざはパッド５ｉ０２膜２の厚さ＋ Ｓ ＋ ３
Ｎ４ 膜３の厚さ、酸化条件によって異なるが通常０
．５〜０．８μｍ程度である。したがってＬＳＩの集積
度が増し、Ｗが３〜２μｍ以下になってくるとバーズビ
ークの影響は大となり集積度向上にとって大きな妨げと
なる。The size of B is the thickness of pad 5i02 film 2 + S + 3
N4 Depends on the thickness of the film 3 and oxidation conditions, but is usually 0.
．． It is about 5 to 0.8 μm. Therefore, as the degree of integration of LSI increases and the W becomes 3 to 2 μm or less, the influence of bird's beak increases and becomes a major hindrance to improving the degree of integration.
標準的なダイナミックＲＡＭ （ｌａｎｄｏｍ Ａｃｃ
ｅｓｓＭｅｍｏｒｙ ）において素子領域、素子分離領
域の最小線幅（マスク設計値）を２μｍとした場合、集
積度はバーズビーク発生が無い時で１．３Ｘ１０’セル
／ｃＩ／ｌであるのに対し、０．５μｍのバーズビーク
が発生すると９Ｘ１０’セル／ｄまで低下する。Standard dynamic RAM (random Acc
When the minimum line width (mask design value) of the element region and element isolation region is 2 μm in essMemory), the integration density is 1.3×10′ cell/cI/l when no bird's beak occurs, whereas it is 0. When a 5 μm bird's beak occurs, the number decreases to 9×10′ cells/d.
本発明の目的は、素子領域へのバーズビークの食い込み
が無く、従ってホトレジストパターンとの寸法変換差が
雰であるような新しい素子間分離法を提供することにあ
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a new device isolation method in which the bird's beak does not dig into the device region and, therefore, the difference in dimension conversion from the photoresist pattern is small.
本発明の池の目的は、ＩＣ，ＬＳＩの高集積化を可能な
らしめる半導体技術を提供することにある。An object of the present invention is to provide semiconductor technology that enables high integration of ICs and LSIs.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、第１のＳｉｎ、膜、第１のＳｒ、Ｎ４膜。That is, the first Sin film and the first Sr N4 film.
及び第２の５ｉｎ２膜の３層を順次堆積させ素子領域の
形状にパターニングしたのち前記３層の側面。and the side surfaces of the three layers after sequentially depositing three layers of a second 5in2 film and patterning them into the shape of the device region.
及び周囲のシリコン基板表面に第２のＳｉ３Ｎ、膜を形
成して前記３層に泣われない領域を酸化して素子分離領
域を形成する際、第２のＳｉ３Ｎ、膜をストッパーテシ
て、バーズビークの素子領域への侵入を防ぎ、微細化及
び高集積化を実現するものである。When forming a second Si3N film on the surface of the surrounding silicon substrate and oxidizing the region not covered by the three layers to form an element isolation region, the second Si3N film is used as a stopper to form a bird's beak. This prevents intrusion into the element area and realizes miniaturization and high integration.
第８図〜第１５図は、本発明によるＮチャンネルＭ Ｉ
Ｓ Ｌ Ｓ Ｉの！Ａ！！造工程の１実施例を示すも
のである。第８図〜第１５図を用いて不発明を説明する
。FIGS. 8 to 15 show N-channel MI according to the present invention.
SLSI's! A! ! This figure shows one example of the manufacturing process. The invention will be explained using FIGS. 8 to 15.
まず、ｐ２Ｎ’ｉぽ、型Ｓ１半導体基板９を用意し、そ
の表面を熱酸化して第１のＳｉｎ、膜１０を形成する。First, a p2N'i type S1 semiconductor substrate 9 is prepared, and its surface is thermally oxidized to form a first Sin film 10.
さらに、この上圧たとえばＣＶＤ法で第１のＳｉ３Ｎ、
膜１１、及び第２の５ｉｎ２膜１２を第８図の如く被着
せしめる。５ｉ０２膜１０とＳｉ、Ｎ、膜１１の膜厚は
、フィールド酸化時にシリコン基板に結晶欠陥が発生し
ないような厚さに設定するのが良い。たとえば、Ｓｉｎ
、膜１０を５０ＯＡ、Ｓｉ、Ｎ。Furthermore, the first Si3N,
The film 11 and the second 5in2 film 12 are deposited as shown in FIG. The thicknesses of the 5i02 film 10 and the Si, N, film 11 are preferably set to such a thickness that crystal defects will not occur in the silicon substrate during field oxidation. For example, Sin
, the film 10 was made of 50OA, Si, N.
膜１１を１５００Ａ程度に設定すると良い。ＣＶＤ法で
形成した５ｉ０２膜１２の役割及び膜厚の設定理由につ
いては第１１図の説明で明らかにする。It is preferable to set the film 11 to about 1500A. The role of the 5i02 film 12 formed by the CVD method and the reason for setting the film thickness will be clarified in the explanation of FIG. 11.
次に、第１のＳｉＯ□膜１０．第１のＳ ｉ ３ Ｎ４
膜１１゜第２の５ｉｏ２膜１２の３層膜を、たとえば、
反応性イオンエツチング（ＲＩＥ）法を用い、第９図の
如く素子領域の形状にパターニングする。この時上記３
層を連続的にＲＩＥ法でエツチングしてもよいし、５ｉ
ｎ２膜１２及びＳｉ、Ｎ４膜１１をＲＩＥ法でエツチン
グしたのちＳｉ、Ｎ、膜１１をマスクとしてＳｉＯ２膜
１０をウェットエツチングしても良い。なおエツチング
形状は垂直であることが望ましくＲＩＥ法を用いること
により容易に達成できる。本発明においてはバードビー
クは僅少になるためこの素子領域のパターニングには、
バードビークの長さを考慮にいれてパターニングする必
要はない。実際使用する素子領域の寸法で十分である。Next, the first SiO□ film 10. 1st S i 3 N4
Membrane 11゜The three-layer membrane of the second 5io2 membrane 12 is, for example,
Using reactive ion etching (RIE), patterning is performed in the shape of the device region as shown in FIG. At this time, above 3
The layers may be etched continuously by RIE or 5i
After etching the N2 film 12 and the Si, N4 film 11 by RIE, the SiO2 film 10 may be wet etched using the Si, N, film 11 as a mask. Note that it is desirable that the etched shape be vertical, and this can be easily achieved by using the RIE method. In the present invention, since the bird's beak is minimal, patterning of this element region requires
There is no need to take the bird's beak length into consideration when patterning. The dimensions of the element area actually used are sufficient.
次にＣＶＤ法で比較的薄い第２のＳｉ３Ｎ４膜１３、及
び第３の５ｉｎ２膜１４を第１０図の如く被着する。Ｓ
ｉ３Ｎ４膜１３の膜厚は後のフィールド酸化時に欠陥が
発生しない範囲で適当に設定することができろ。この場
会、Ｓｉ３Ｎ、膜は、窒素雰囲気中で８１基板と化合さ
せて形成することも可能であるか、この方法で形成した
Ｓｉ３Ｎ、膜では膜厚か薄すすぎろため５ｉＱ２膜の素
子領域への侵入を十分に防ぐことが田来すり酷使用不可
能であるため、ＣＶＤ法で堆伯させて形成するのがよい
。Next, a relatively thin second Si3N4 film 13 and a third 5in2 film 14 are deposited by CVD as shown in FIG. S
The thickness of the i3N4 film 13 can be appropriately set within a range that does not cause defects during later field oxidation. In this case, is it possible to form the Si3N film by combining it with the 81 substrate in a nitrogen atmosphere? Since the Si3N film formed by this method has a thin film thickness or requires rinsing, it is not possible to form the Si3N film in the element area of the 5iQ2 film. Since it is not possible to sufficiently prevent the intrusion of foreign substances by using Takusuri, it is preferable to form them by pouring them using the CVD method.
そののちＲＩＥ法によりＣＶＤ法によるＳｉＯ□膜１４
及びＳｉ３Ｎ、Ｉｉ健１３をエツチングする。ＲＩＥ法
は指向性が強いエツチング法であるため段差部の側面の
ＣＶＤ法による５ｉｎ２膜１５はエツチングされずに殉
る。このＳｉｎ、膜１５をマスクとして用いてＳｉ、Ｎ
４膜１３をエツチングすることにより、素子領域の形状
にパターニングされた第１のＳｉ３Ｎ、膜１１の周辺に
ある幅を持った薄い５Ｉ９Ｎ４膜１６が残る。このＳｉ
３Ｎ、膜１６（以下オフセットＳｉ、Ｎ、膜１６と呼ぶ
）はパッドＳ ｉ Ｏｘ膜１０の側面を被いかつ８１基
板に直接被着した第１１図の如き構造となっているうこ
のオフセットＳｉ、Ｎ、膜１６の幅はパターン側壁に残
るＣＶＤ法による５ｉｎ２膜１５によってコントロール
できる。言いかえるならば第１０図におけるＣＶＤ法に
よる５１０２膜１４の厚さによってコントロールできる
。たとえばＳｉｎ、膜１４の厚さを厚くすればオフセラ
）Ｓｉ、Ｎ、膜１６０幅を広く形成することが可能であ
る。又、第２のＳ ｉ Ｏ，膜１２も重要な役割を演す
る。すなわち、パターン側壁に５ｉ０２膜１５を再現性
良く残すためには断差部が充分な高さを持っている必要
があり、Ｓｉ：Ｑ２膜１゛２はその高さをかせぐ役割を
している。つまりＳｉｎ！膜１５を再現性良く残すため
にはこの５ｉ０２膜１２とＳＩ３Ｎ４膜１１．パッド５
ｉｎ２膜１０の厚さを加えたものが少くともＳｉｎ、膜
１４の厚さより厚くなるように５ｉｎ２膜１２を設定す
る必要がある。After that, the SiO□ film 14 is formed by CVD using the RIE method.
and etching Si3N, Ii Ken13. Since the RIE method is a highly directional etching method, the 5in2 film 15 formed by the CVD method on the side surface of the stepped portion is not etched and is destroyed. Using this Si, N film 15 as a mask,
By etching the 4 film 13, a thin 5I9N4 film 16 having a certain width remains around the first Si3N film 11 patterned in the shape of the device region. This Si
3N, the film 16 (hereinafter referred to as offset Si, N, film 16) covers the side surface of the pad S i Ox film 10 and is directly deposited on the substrate 81. The offset Si film 16 has a structure as shown in FIG. The width of the film 16 can be controlled by the 5in2 film 15 formed by the CVD method remaining on the sidewall of the pattern. In other words, it can be controlled by the thickness of the 5102 film 14 formed by the CVD method in FIG. For example, if the thickness of the Si film 14 is increased, the width of the Si film 160 can be made wider. The second S i O film 12 also plays an important role. In other words, in order to leave the 5i02 film 15 on the pattern sidewall with good reproducibility, the difference part needs to have a sufficient height, and the Si:Q2 film 1゛2 plays the role of increasing that height. . In other words, Sin! In order to leave the film 15 with good reproducibility, this 5i02 film 12 and the SI3N4 film 11. pad 5
It is necessary to set the 5in2 film 12 so that the sum of the thickness of the in2 film 10 is at least thicker than the thickness of the Sin film 14.
後述するがこのＳ１０．膜１５の厚さつまり５ｉｓＮ。As will be described later, this S10. The thickness of the film 15 is 5isN.
膜１６の幅及びＳｉ、Ｎ、膜２０の高さで、バーズビー
クの侵入を防ぐことが出来るのである。以上の１捏の後
、パターン側壁に５ｉｎ２１５を残した状態でチャネル
ストッパー用のボロンイオンをイオン打込法により導入
する。第２の５ｉＩＮ４膜１６のエツチングはＳ １０
２１４の反応性イオンエツチングと連続的に行なっても
良いし、またパターン側壁に残ったＳｉＯ□膜１５をマ
スクにウェットエツチング法でエツチングしても良い。The width of the film 16 and the height of the Si, N, and film 20 can prevent the bird's beak from entering. After the above process, boron ions for a channel stopper are introduced by ion implantation while leaving a 5 inch 215 layer on the side wall of the pattern. Etching of the second 5iIN4 film 16 is performed at S10.
The etching may be performed continuously with the reactive ion etching 214, or the etching may be performed by a wet etching method using the SiO□ film 15 remaining on the sidewalls of the pattern as a mask.
またチャネルストッパ用イオン打込みは５ｔ３Ｎ、膜１
３のエツチング前に行なってもエツチング後忙行なって
も良い。In addition, the ion implantation for the channel stopper was 5t3N, and the film 1
You can do this before the etching in step 3 or after the etching.
次に、Ｓｉｎ、膜１２、及び５ｉｎ２膜１５をウェット
エツチング法にて除去し、第１２図の如（形成する。Next, the Sin film 12 and the 5in2 film 15 are removed by wet etching to form a structure as shown in FIG.
こののち、Ｓｉ３Ｎ４膜１１、及びオフセットＳｉ、Ｎ
、膜１６をマスクに選択酸化を行ない菓子分離領域にフ
ィールドＳｉｎ、膜１９を第１３図の如く生成せしめる
。このときオフセット５（ｓＮａｔｉ１６の存在圧より
その分だけバーズビークが素子領域に食い込むのを防ぐ
ことができる。また素子領域の端部ではパターン側壁に
第２Ｓｉ、Ｎ、膜２０が垂面に存在し、実質的にその高
さに相当する厚さのＳｉ、Ｎ４膜が直下に設けられてい
るのと等価であるため、この部分でも横方向の酸化が一
定期間食い止められる。すなわち本発明においては、半
導体基板表面方向に在るＳｉ３Ｎ４膜１６幅、及び半導
体基板表面に略垂直方回に存ろ５１３Ｎ４膜２０の高さ
によって、フィールドＳｉｎ、膜が素子領域に侵入する
ことを防止できる。After this, the Si3N4 film 11 and the offset Si, N
Then, selective oxidation is performed using the film 16 as a mask to form a field Sin and a film 19 in the confectionery separation region as shown in FIG. At this time, the presence pressure of the offset 5 (sNati 16) can prevent the bird's beak from digging into the element region.Also, at the end of the element region, the second Si, N, film 20 is present on the vertical surface on the side wall of the pattern. This is equivalent to having a Si and N4 film with a thickness corresponding to the height of the film directly below, so lateral oxidation can be prevented for a certain period of time in this part as well.In other words, in the present invention, the semiconductor The width of the Si3N4 film 16 in the direction of the substrate surface and the height of the 513N4 film 20 in a direction substantially perpendicular to the surface of the semiconductor substrate can prevent the field Sin and the film from intruding into the element region.
またオフセラ）Ｓｉ、Ｎ、膜１６が厚くなるほどフィー
ルド８１０２膜１９の段差形状がゆるやかになる。すな
わち、オフセラ）Ｓｉ３Ｎ、膜１６の厚さによりフィー
ルドｓ＋Ｏｔ膜１９の段差形状をコントロールできる。Further, the thicker the off-cellar Si, N, film 16, the more gradual the step shape of the field 8102 film 19 becomes. That is, the step shape of the field s+Ot film 19 can be controlled by the thickness of the Si3N (off-cellar) film 16.
オフセット５ｉｓｌ’Ｌ膜１６はＳｉに直付けになって
いるが幅が狭いことと膜厚を薄く設定することにより結
晶欠陥の発生は無い。本実施例においてはたとえばオフ
セットＳｉ３Ｎ４膜１６０幅を０．２μｍ、厚さを５０
ＯＡとしフィールドＳ−〇、膜１９を０．７μｍ形成し
た時バーズビークの素子領域の食い込みを雰、すなわち
マスクとの寸法変換差が零でかつ良好な断面形状を得る
ことができろ。Ｓｉ３Ｎ４膜１１及びオフセットＳｉ３
Ｎ、膜１６をエツチングにより除去し、次いで第１のＳ
ｒ ０２膜１０をエツチングにより除去することによ
り素子領域２１のＳｉ面を第１４図の川く露出せしめる
う以下周知の１稈によりＮチャネルＭＯ８ＬＳＩを第１
５図の如く作成する。本実施例により作成したＭＯ８Ｌ
ＳＩではマスク寸法通りの素子領域１分離領域を得るこ
とができ集積度を著しく向上させることができる。Although the offset 5isl'L film 16 is directly attached to Si, no crystal defects occur because the width is narrow and the film thickness is set thin. In this embodiment, for example, the width of the offset Si3N4 film 160 is 0.2 μm, and the thickness is 50 μm.
When the film 19 is formed to have a thickness of 0.7 .mu.m in the OA field S-0, the bird's beak bites into the element region, that is, the dimensional conversion difference with the mask is zero, and a good cross-sectional shape can be obtained. Si3N4 film 11 and offset Si3
N, the film 16 is removed by etching, and then the first S
By removing the r02 film 10 by etching, the Si surface of the element region 21 is exposed as shown in FIG.
Create it as shown in Figure 5. MO8L created according to this example
In SI, it is possible to obtain one isolation region of one element region according to the mask dimensions, and the degree of integration can be significantly improved.
１、オフセラ）Ｓｉ３Ｎ４膜の存在によりその分だけ、
バーズビークが素子領域に食い込むのを防ぐことができ
る。1.Offcera) Due to the presence of Si3N4 film,
Bird's beak can be prevented from digging into the element region.
２、素子領域の端部では、パターン側壁にＳｉ、Ｎ。2. At the edge of the element region, Si and N are applied to the sidewalls of the pattern.
膜が垂直に存在し、実質的にその高さに相当する厚さの
Ｓｉ、Ｎ、膜が直下付けされているのと等価であるため
、この部分でも、横方向の酸化が食い止められる。Since the film exists vertically and it is equivalent to having a Si, N film with a thickness substantially corresponding to the height directly underneath, oxidation in the lateral direction is also prevented in this part.
３ オフセットＳｔ、Ｎ、膜の厚さの調整により、フィ
ールド５ｉ０２膜の段差形状をコントロールできる。3. The step shape of the field 5i02 film can be controlled by adjusting the offset St, N, and film thickness.
４、オフセットＳＩ、Ｎ４膜１６は５ｉｌＣ直付けにな
っているが、幅が狭いこと、及び、膜厚を簿く設定する
ことにより、結晶欠陥の発生は無い。4. Offset SI, the N4 film 16 is directly attached to 5ilC, but due to its narrow width and carefully set film thickness, no crystal defects occur.
５、第２Ｓｉ３Ｎ、膜をＣＶＤ法で形成しているためシ
リコンを窒化して形成したＳｉ、Ｎ４膜に比べその膜厚
を厚く出来、従って上記１〜４の内容がより効果的に行
なうことができる。5. Since the second Si3N film is formed by the CVD method, it can be thicker than the Si, N4 film formed by nitriding silicon, and therefore the above 1 to 4 can be carried out more effectively. can.
６、第１のＳｉｎ、膜の厚さ、第１Ｓｉ、Ｎ＜膜の厚さ
、及び第２８ｉＯ，膜の厚さの和が第３ＳｉＯ，膜の厚
さよりも厚くなるように第２ＳｉＯ□膜の厚さを決定す
るので、上記１〜４の内容に効果的なオフセットＳｉ、
Ｎ４膜を形成できる。6. The thickness of the second SiO□ film is such that the sum of the thickness of the first Si film, the thickness of the first Si film, N<thickness of the second SiO film, and the thickness of the second SiO film is greater than the thickness of the third SiO film. Since the thickness is determined, offset Si is effective for the above 1 to 4.
A N4 film can be formed.
７、 本発明により作成したＬＳＩでは上記１〜６によ
り、マスク寸法通りの素子領域、分離領域を得ろことが
でき、集積度を著しく向上させることができる。7. In the LSI manufactured according to the present invention, the element regions and isolation regions can be obtained according to the mask dimensions by the above-mentioned steps 1 to 6, and the degree of integration can be significantly improved.
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で柚々変史
可能であることはいうまでもない。たとえば、層間絶縁
膜、ファイナルパシシベーションはリンシリケート方ラ
ス（ＰＳＧ）で形成されているがＳ１０．で形成しても
良い。又、ゲートはシリサイドあるいは、高融点金属で
あっても良く、又、アルミニウム配線２６は他の金属で
形成されても良い。素子領域には、他の異なった素子が
存在しても、本発明の効果を失なうものではない。Although the invention made by the present inventor has been specifically explained based on the examples above, the present invention is not limited to the above examples, and may be modified in any way without departing from the gist of the invention. Needless to say. For example, the interlayer insulating film and final passivation are formed of phosphosilicate glass (PSG), but S10. It may be formed by Furthermore, the gate may be made of silicide or a high melting point metal, and the aluminum wiring 26 may be made of other metals. Even if other different elements exist in the element region, the effects of the present invention will not be lost.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャンネルＭ Ｔ
Ｓ Ｌ Ｓ Ｔ半導体装置に適用した場合について説
明したが、それに限定されるものではなく、たとえば、
ＰチャンネルＭＩＳＬＳＴ半導体装置、相補形ＭＴＳＬ
ＳＴ半導体装置さらにはバイポーラＬＳＩ半導体装置等
に適用できる。本発明は、少なくとも伽択酸化による絶
縁膜を形成する技術にすべて適用できる。In the above explanation, the invention made by the present inventor will be mainly explained as N-channel M T
Although the case where it is applied to an S L S T semiconductor device has been described, it is not limited thereto; for example,
P-channel MISLST semiconductor device, complementary MTSL
It can be applied to ST semiconductor devices, bipolar LSI semiconductor devices, and the like. The present invention is applicable to all techniques for forming an insulating film using at least selective oxidation.
第１図〜第５図は、背景技術において、ＬＳＩ製造工程
で行なわれている素子間分離法の製造工程を示す断面図
、
第６図〜第７図は、上記素子間分離工程おける素子領域
の有効面積減少を示す断面図、第８図〜第１５図は、本
発明の１実施例による素子間分離工程を示すＭＩＳＬＳ
Ｉの断面図である。
１・・・ｐ導電型シリコン半導体基板、２・・・シリコ
ン酸化膜（Ｓ ｒ Ｏｔ ）、３・・・ナイトライド膜
（Ｓｉ、Ｎ４）、４・・・ボロンイオン、５・・ボロン
イオン打ち込み層、６・・・菓子分離領域（Ｓｉｎ２
）、７・・・バーズビーク、８・・・素子領域、９・・
・ｐ導電型シリコン半導体基板、１０・・・第１のシリ
コン酸化膜（Ｓｉ０２ ）、１１・・・第１のナイトラ
イド膜（ｓｔ３Ｎ、）、１２・・・第２のシリコン酸化
膜（Ｓｉｎ、）、１３・・・ＣＶＤ法で形成した第２の
ナイトライド膜（ＳｉｓＮａ）、１４・・・第３のシリ
コン酸化膜（Ｓｉｎ２）、１５・・・パターン側壁に残
ったＳｉｎ、膜、１６・・・オフセットナイトライド（
ＳＩ３Ｎ＋ ）膜、１７・・・ボロンイオン、１８・・
・ボロン打込み層、１９・・・菓子分離領域、２０・・
・第２ナイトライド（ＳｉｓＮａ）膜の垂直に残った部
分、２１・・・素子領域、２２・・・ゲート酸化膜、２
３・］・ゲート（ポリシリコン）、２４・・・酸化シリ
コン膜（ＳｉＯ２）、２５・・・層間絶縁膜（ＰＳＧ）
、２６・・・アルミニウム配線、２７・・・ファイナル
パッシベーション膜（ＰＳＧ）、Ｂ・・・バーズビーク
の長さ、Ｗ・・・ナイトライド膜３のバターニング完了
時の予定素子領域、及びＷ−・・実際の素子領域。
第 １ 図
２
／
第 ２ 図
第 ３ 図
第 ４ 図
第 ５ 図
−
第 ６ 図
第 ７ 図
第 ８ 図
第 ９ 図
２
７
第１０図
第１１図
第１２図
第１３図
第１４図
ＺノFIGS. 1 to 5 are cross-sectional views showing the manufacturing process of an element isolation method performed in the LSI manufacturing process in the background art, and FIGS. 6 to 7 are element regions in the above-mentioned element isolation process. FIGS. 8 to 15 are cross-sectional views showing a reduction in the effective area of MISLS, which shows an element isolation process according to an embodiment of the present invention.
It is a sectional view of I. 1... P conductivity type silicon semiconductor substrate, 2... Silicon oxide film (S r Ot ), 3... Nitride film (Si, N4), 4... Boron ion, 5... Boron ion implantation Layer 6...Confectionery separation area (Sin2
), 7... Bird's beak, 8... Element area, 9...
・P conductivity type silicon semiconductor substrate, 10...first silicon oxide film (Si02), 11...first nitride film (st3N,), 12...second silicon oxide film (Sin, ), 13... Second nitride film (SisNa) formed by CVD method, 14... Third silicon oxide film (Sin2), 15... Sin film remaining on pattern sidewall, 16...・・Offset Night Ride (
SI3N+) membrane, 17... boron ion, 18...
・Boron implantation layer, 19...Confectionery separation area, 20...
- Vertical remaining portion of second nitride (SisNa) film, 21... element region, 22... gate oxide film, 2
3.] Gate (polysilicon), 24... Silicon oxide film (SiO2), 25... Interlayer insulation film (PSG)
, 26... Aluminum wiring, 27... Final passivation film (PSG), B... Length of bird's beak, W... Planned device area upon completion of patterning of nitride film 3, and W-.・Actual element area. Figure 1 Figure 2 / Figure 2 Figure 3 Figure 4 Figure 5 - Figure 6 Figure 7 Figure 8 Figure 9 Figure 2 7 Figure 10 Figure 11 Figure 12 Figure 13 Figure 14 Figure Z
Claims (1)
の窒化シリコン膜及び第２の酸化シリコン層の３ノーを
形成する工程と、素子形成領域以外の領域上の前記３層
をエツチングする工程と、こののち、第２の窒化シリコ
ン膜及び第３の酸化シリコン層の２層を全体に堆積する
工程と、第３の酸化シリコン膜を前記シリコン基板表面
上に存在する第２の窒化シリコン膜の表面が露出するま
で異方性エツチング法を用いて除去する工程と、総出し
た第２の窒化シリコン膜をシリコン基板表面が鯉出する
までエツチングする工程と、第２の酸化シリコン層及び
第３の酸化シリコン層を除去する工程と、第１及び第２
の窒化シリコン膜をマスクトシてシリコン基板表面を酸
ｆヒし素子分離層としての酸化シリコン層を形成する工
程な廿む半導体装置の装造方法。 ２ 第２の窒化シリコン膜は、気相化学反応法で形成す
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ３、第１の酸化シリコン膜と第１の窒化シリコン膜、及
び第２の酸化シリコン層の３層の厚さの和は第３酸化シ
リコン層の厚さよりも厚いことを特徴とする特許請求の
範囲第１項または第２項記載の半導体装置の＠漬方法。 ４、第２の窒化シリコン膜を除去する方法は、異方性エ
ツチング法を用いることを特徴とする特許請求の範囲第
１項、第２項または第３項のいづれか一項に記載の半導
体装ａの製造方法っ５、第２の窒化シリコン膜を除去す
る方法は、等方性エツチング法を用いることを特徴とす
る特許請求の範囲第】項、第２項または第３項のいずれ
かで項に記載の半導体装置の製造方法。[Claims] 1. A first silicon oxide film and a first silicon oxide film on the surface of a silicon substrate.
a step of forming three layers of a silicon nitride film and a second silicon oxide layer; a step of etching the three layers on a region other than the element forming region; Depositing two silicon oxide layers over the entire surface, and removing the third silicon oxide film using an anisotropic etching method until the surface of the second silicon nitride film present on the silicon substrate surface is exposed. a step of etching the exposed second silicon nitride film until the surface of the silicon substrate is exposed; a step of removing the second silicon oxide layer and the third silicon oxide layer;
A method for fabricating a semiconductor device, which includes the step of masking a silicon nitride film and oxidizing the surface of a silicon substrate to form a silicon oxide layer as an element isolation layer. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the second silicon nitride film is formed by a vapor phase chemical reaction method. 3. A patent claim characterized in that the sum of the thicknesses of the first silicon oxide film, the first silicon nitride film, and the second silicon oxide layer is thicker than the thickness of the third silicon oxide layer. A method for dipping a semiconductor device according to scope 1 or 2. 4. The semiconductor device according to claim 1, wherein the method for removing the second silicon nitride film uses an anisotropic etching method. 5. The manufacturing method of claim 5, characterized in that the method for removing the second silicon nitride film uses an isotropic etching method. A method for manufacturing a semiconductor device according to paragraph 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17295683A JPS6065544A (en) | 1983-09-21 | 1983-09-21 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17295683A JPS6065544A (en) | 1983-09-21 | 1983-09-21 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065544A true JPS6065544A (en) | 1985-04-15 |
Family
ID=15951477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17295683A Pending JPS6065544A (en) | 1983-09-21 | 1983-09-21 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065544A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
-
1983
- 1983-09-21 JP JP17295683A patent/JPS6065544A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
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