JPS6062147A - Generating circuit for bias voltage - Google Patents

Abstract

PURPOSE:To reduce wasteful power consumption on the waiting of a memory by changing over the number of the steps of an inverter constituting a ring oscillator in response to a state on the waiting of the memory. CONSTITUTION:A memory select time signal CE is at L and an input step 3 also outputs L and a node N4 is at H through the two steps of a CMOS-device, and N5 is inverted by a CMOS device up to L, and an Nch type Q11 is at ON and a Q13 is at OFF. That is, contacts (a), (c) for SW1 and SW2 are closed, a ring oscillator by three inverters 1 transmits a signal at comparatively high frequency over a node N1, and a floating capacitance Cs is charged rapidly by a charge pump circuit with the CMOS device for charging and driving a capacitance C1. On the other hand, the input step 3 also outputs H when a nonselective signal CE is at H, the node N4 is at H and N5 is at L, Q11 is at OFF and Q13 is at ON, both SWs are changed over to contacts (c), (b), two inverters 2 are added to three inverters 1 and oscillating frequency is lowered, and the number of the capacitances C1, Cs charged is reduced. Accordingly, power consumption in a VBB generating circuit and a memory is minimized.

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、バイアス電圧発生技術に関し、特に基板バイ
アス電圧発生回路を有する半導体記憶装置に適用して効
果のある技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a bias voltage generation technique, and particularly to a technique that is effective when applied to a semiconductor memory device having a substrate bias voltage generation circuit.

［背景技術］ たとえば、半導体記憶装置（以下、メモリまたはメモリ
チップと称する）には、その内部回路の高速動作化を図
るために、半導体基板またばウェル領域の電位をある値
にする基板バイアス電圧発生回路が設けられる。基板バ
イアス電圧発生回路（以下、ＶＢＢ発生回路と称する）
は、たとえば複数のインバータによって構成されたリン
グオンジレータと、その出力信号を受けるチャージポン
プ回路とによって構成される。チャージポンプ回路は、
一種の整流回路であって、キャパシタを有している。こ
のキャパシタは、上記リングオンジレータの出力信号が
、たとえばある電圧以上のとき電源電圧によって充電さ
れる。そして、上記出力信号の電位が上記電圧よりも低
下したとき、上記キャパシタの充電電圧によって、半導
体基板と回路の接地電位点との間にある浮遊容量が充電
される。このような浮遊容量への充電が繰り返されるこ
とによって半導体基板の電位がある値にされる。[Background Art] For example, in a semiconductor storage device (hereinafter referred to as a memory or memory chip), in order to increase the speed of operation of its internal circuit, a substrate bias voltage is used to set the potential of a semiconductor substrate or well region to a certain value. A generating circuit is provided. Substrate bias voltage generation circuit (hereinafter referred to as VBB generation circuit)
is composed of, for example, a ring-on dilator composed of a plurality of inverters and a charge pump circuit that receives its output signal. The charge pump circuit is
It is a type of rectifier circuit and includes a capacitor. This capacitor is charged by the power supply voltage when the output signal of the ring ondilator is, for example, a certain voltage or higher. When the potential of the output signal falls below the voltage, the stray capacitance between the semiconductor substrate and the ground potential point of the circuit is charged by the charging voltage of the capacitor. By repeating this charging of the stray capacitance, the potential of the semiconductor substrate is brought to a certain value.

ところで、ＶＢＢ発生回路において、リングオンジレー
タを構成するインバータの段数はメモリの選択、非選択
にかかわりなく一定であった。言い換えるならば、リン
グオンジレータの発振周波数は、メモリが選択（アクテ
ィブ）状態でも非選択（スタンバイ）状態であっても一
定であった。このため、低消費電力となるべきスタンバ
イ状態であっても、チャージポンプ内のキャパシタは、
スクンバイ状態のときと同じ周期で充電が行われ、上記
浮遊容量も同じ周期で充電が行われる。そのため、特に
、半導体基板の電位を所定の値にして、そこに形成され
た回路の高速動作化を図る必要のないスタンバイ状態で
あっても、ＶＢＢ発生回路で比較的大きな電力が消費さ
れてしまい、スタンバイ状態のときにメモリの消費電力
が比較的大きくなってしまうということが、本願発明者
によって明らかにされた。Incidentally, in the VBB generation circuit, the number of inverter stages constituting the ring-on dilator is constant regardless of whether memory is selected or not. In other words, the oscillation frequency of the ring-on dilator was constant whether the memory was in the selected (active) state or in the non-selected (standby) state. Therefore, even in the standby state, which should have low power consumption, the capacitor in the charge pump
Charging is performed in the same cycle as in the scum-by state, and the stray capacitance is also charged in the same cycle. Therefore, even in standby mode, where there is no need to set the potential of the semiconductor substrate to a predetermined value and increase the speed of the circuit formed there, a relatively large amount of power is consumed in the VBB generation circuit. The inventor of the present application has revealed that the power consumption of the memory becomes relatively large in the standby state.

［発明の目的］ 本発明の目的は、スタンバイ状態での消費電力の低減を
図ることのできるメモリを提供することにある。[Object of the Invention] An object of the present invention is to provide a memory that can reduce power consumption in a standby state.

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

［９発明の概要］ 本願におい“て開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。[9.Summary of the Invention] A brief summary of typical inventions disclosed in this application is as follows.

すなわち、メモリのスタンバイ時等の状態に応じてリン
グオンジレータを構成３るインバータの段数を切り換え
、段数を可変としたことにより、スタンバイ時における
メモリの無駄な電力消費を抑制することができるもので
ある。In other words, by changing the number of inverter stages constituting the ring-on dilator depending on the standby state of the memory and making the number of stages variable, wasteful power consumption of the memory during standby can be suppressed. be.

［実施例１コ 第１図は、本発明を適用したＶＢ８発生回路の一実施例
の概略図であり、第２図はその要部回路図である。[Embodiment 1] FIG. 1 is a schematic diagram of an embodiment of a VB8 generation circuit to which the present invention is applied, and FIG. 2 is a circuit diagram of the main part thereof.

第１図に示されているＶＢ８発生回路は、周知の半導体
集積回路技術によって、図示されていないメモリセル、
アドレスデコーダなどとともに同一の半導体基板に形成
されている。同図において、１−１ないし１−３および
２−１．２−２はそれぞれインバータである。メモリが
スタンバイ状態のときには、上記した５個のインバータ
がカスケード接続されて、リングオンジレータが構成さ
れる。これに対して、メモリがアクティブ状態のときに
は、上記５個のインバータのうちの３個のインバータ１
−１．１−２および１−３がカスケード接続され、リン
グオンジレータが構成される。The VB8 generation circuit shown in FIG.
It is formed on the same semiconductor substrate along with an address decoder and the like. In the figure, 1-1 to 1-3 and 2-1.2-2 are inverters, respectively. When the memory is in standby mode, the five inverters described above are connected in cascade to form a ring-on dilator. On the other hand, when the memory is in the active state, three of the five inverters
-1.1-2 and 1-3 are connected in cascade to form a ring-on dilator.

これにより、メモリがスタンバイ状態のときのリングオ
ンジレータの発振周波数は、メモリがアクティブ状態の
ときのそれに比べ低くされる。メモリがスタンバイ状態
とアクティブ状態のときとで、リングオンジレータを構
成するインバータの段数を変えるために、後で第２図を
用いて詳しく述べるような切り換え回路が設けられる。As a result, the oscillation frequency of the ring-on dilator when the memory is in the standby state is lower than that when the memory is in the active state. In order to change the number of inverter stages constituting the ring-on dilator when the memory is in a standby state and an active state, a switching circuit as described in detail later with reference to FIG. 2 is provided.

第１図では、理解を容易にするために、この切り換え回
路は、メモリチップの選択信号（チップイネーブル信号
）鼾によってスイッチ制御されるスイッチｓｗ１　、ｓ
ｗ２として示されている。チップイネーブル信号面をロ
ウレベルとすることにより、メモリが選択される。この
場合には、スイッチＳＷ１、ｓｗ２のそれぞれの共通端
子Ｃが端子ａ側に接続される。これにより、上述したよ
うに３個のインバータによってリングオンジレータが構
成される。In FIG. 1, for ease of understanding, this switching circuit is shown as switches sw1, sw, which are switch-controlled by the selection signal (chip enable signal) of the memory chip.
Denoted as w2. A memory is selected by setting the chip enable signal plane to a low level. In this case, the common terminal C of each of the switches SW1 and sw2 is connected to the terminal a side. As a result, as described above, the three inverters constitute a ring-on dilator.

これに対して、上記チップイネーブル信号面をハイレヘ
ルにすることにより、メモリは非選択状態にされる。こ
の場合には、スイッチＳＷｉ、ＳＷ２の共通端子Ｃが端
子す側に接続され、上述したように５個のインバータに
よってリングオンジレータが構成される。On the other hand, by setting the chip enable signal plane to a high level, the memory is brought into a non-selected state. In this case, the common terminal C of the switches SWi and SW2 is connected to the terminal side, and the five inverters constitute a ring-on dilator as described above.

上記リングオンジレータによって形成された発振出力信
号は、次に述べるチャージポンプ回路に供給される。The oscillation output signal formed by the ring-on dilator is supplied to a charge pump circuit described below.

チャージポンプ回路は、特に制限されないが、ダイオー
ド接続されたＮチャンネルＭＯ３ＦＥＴＱ３、Ｑ４と、
ＭＯ，Ｓキャパシタｃ１と、このキャパシタｃ１を充電
させるための駆動インバータを構成するＰチャンネルＭ
Ｏ３ＦＥＴ’Ｑ１　、ＮチャンネルＭＯ３ＦＥＴＱ２と
によって構成されてイル。上記ＰチャンネルＭＯ３ＦＥ
ＴＱ１（７）７−スには電源電圧Ｖｃｃが供給され、上
記ＮチャンネルＭＯ３ＦＥＴＱ２のソースには、回路の
接地電位が供給されている。The charge pump circuit includes, but is not particularly limited to, diode-connected N-channel MO3FETs Q3 and Q4;
MO, S capacitor c1 and P channel M forming a drive inverter for charging this capacitor c1.
It is composed of O3FET'Q1 and N-channel MO3FETQ2. Above P channel MO3FE
The power supply voltage Vcc is supplied to TQ1(7)7-, and the ground potential of the circuit is supplied to the source of the N-channel MO3FETQ2.

上記チャージポンプ回路の出方ノードＮ２と上記半導体
基板とは、オーミック接続されている。The output node N2 of the charge pump circuit and the semiconductor substrate are ohmically connected.

Ｃｓは、上記出方ノードＮ２と回路の接地電位点との間
に存在する浮遊容量である。Cs is a stray capacitance existing between the output node N2 and the ground potential point of the circuit.

この実施例においては、上述したようにリングオンジレ
ータの発振周波数が、メモリのアクティブ状態に比ベス
タイバイ状態のときの方が４１にりされる。このため、
単位時間におい（、−１Ｍ０３ＦＥＴＱ１を介して電源
電圧ＶｃｃによりキャパシタＣ１を充電する回数は、メ
モリがアクティブ状態のときに比ベスタンバイ状態のと
きの方が少なくなる。In this embodiment, as described above, the oscillation frequency of the ring-on dilator is set to 41 in the tie-by state compared to the active state of the memory. For this reason,
The number of times that the capacitor C1 is charged with the power supply voltage Vcc via the -1M03 FET Q1 in a unit time is smaller when the memory is in the active state than when it is in the best standby state.

また、ノードＮ１の電位がハイレベル（はぼ電源電圧Ｖ
　、ｃｃ　）に立ち上がり始めることに応答して、浮遊
容量Ｃｓが、キャパシタＣ１の充電電圧によって充電さ
れる回数も、スタンバイ状態のときの方が少なくなる。Further, the potential of the node N1 is at a high level (about the power supply voltage V
, cc), the number of times that the stray capacitance Cs is charged by the charging voltage of the capacitor C1 is also reduced in the standby state.

すなわち、メモリがスタンバイ状態にされているときの
方が容量への充電回数が少なくなる。これにより、スタ
ンバイ状態のときに、ＶＢＢ発生回路で消費される電力
を低減することができ、スタンバイ状態でのメモリの消
費電力を低減できる。In other words, the number of times the capacitor is charged is reduced when the memory is in the standby state. Thereby, it is possible to reduce the power consumed by the VBB generation circuit in the standby state, and it is possible to reduce the power consumption of the memory in the standby state.

なお、チャージポンプ回路の動作は、次に述べるように
して行われる。Note that the operation of the charge pump circuit is performed as described below.

リングオンジレータの出力ノードの電位がロウレベル（
はぼ回路の接地電位）のとき、ＭＯ３ＦＥＴＱ１を介し
て容量Ｃ１が電源電圧Ｖｃｃにより充電される。このと
きＭＯ３ＦＥＴＱ４は、カットオフ状態にされている。The potential of the output node of the ring-on dilator is low level (
(ground potential of the circuit), the capacitor C1 is charged by the power supply voltage Vcc via the MO3FET Q1. At this time, MO3FETQ4 is in a cutoff state.

次に出力ノードＮ１の電位がハイレベル（はぼ電源電圧
Ｖｃｃ）になることにより、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　２が、オン状態にされる。これにより、容量Ｃｓは、
容量Ｃ１に保持されている充電電圧によって充電される
。この充電により、ノードＮ２の電位、すなわち半導体
基板の電位は、負の電位に低下する。上述した動作がリ
ングオンジレータの発振に応じて繰り返され、半導体基
板の電位は、次第に負のある値へと低下していく。Next, the potential of the output node N1 becomes high level (about the power supply voltage Vcc), so that the MOS FET Q
2 is turned on. As a result, the capacitance Cs is
It is charged by the charging voltage held in the capacitor C1. Due to this charging, the potential of the node N2, that is, the potential of the semiconductor substrate decreases to a negative potential. The above-described operation is repeated in response to the oscillation of the ring-on dilator, and the potential of the semiconductor substrate gradually decreases to a certain negative value.

メモリのスタンバイ状態においては、外部データのメモ
リセルへの書き込み、あるいは読み出し動作が行われな
いため、半導体基板の電位を所定の値にして、内部回路
の高速動作化を図る必要は特にない。したがって、上述
したように、リングオンジレータの発振周波数を低くし
て、容量Ｃｓへの充電回数を減らすことにより、半導体
基板の電位が所望の負の電位よりも高い値になっても特
に問題は生しない。In the standby state of the memory, external data is not written to or read from the memory cell, so there is no particular need to set the potential of the semiconductor substrate to a predetermined value to increase the speed of the internal circuitry. Therefore, as mentioned above, by lowering the oscillation frequency of the ring-on dilator and reducing the number of times the capacitor Cs is charged, there is no particular problem even if the potential of the semiconductor substrate becomes higher than the desired negative potential. Not alive.

次に、上述した切り換え回路の具体的回路について、第
２図を参照しながら説明する。Next, a specific circuit of the above-mentioned switching circuit will be explained with reference to FIG.

同図において、３はチップイネーブル信号面を受ける入
力断面図であって、チップイネーブル信号ばかロウレベ
ルにされた場合、Ｉ）チャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓのゲートにロウレベルの出力信号を出力し、Ｎチ
ャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｅのゲートにもロ
ウレベルの出力信号を出力する。これにより、Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ、　ｓがオン状態にされ、ＭＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓがオフ状態にされる。In the same figure, 3 is an input cross-sectional view receiving the chip enable signal plane, and when the chip enable signal is set to low level, I) channel MOS FET
A low-level output signal is output to the gate of Qs, and a low-level output signal is also output to the gate of N-channel MOS FET Qe. As a result, M.O.S.
FETQ,s is turned on and MOS F
E T Q s is turned off.

ノードＮ３の電位がハイレベルとなることにより、Ｎチ
ャンネルＭＯ３ＦＥＴＱｓがオン状態にされ、Ｐチャン
ネルＭＯ３ＦＥＴＱ７がオフ状態にされる。これにより
、ノードＮ４がロウレベルにされるため、Ｎチャンネル
ＭＯ３ＦＥＴＱＩＯ１ＧＬｔａがオフ状態にされる。こ
れに対して、ＰチャンネルＭＯ３ＦＥＴＱ９がオン状態
にされるため、ノードＮ５がハイレベルとなり、Ｎチャ
ンネルＭＯ３ＦＥＴＱ、１１がオン状態にされる。これ
により、上記インバータ３の出力信号はＭＯ３ＦＥＴＱ
ｔｔを介して、上記ノードＮ１に伝えられる。このとき
、上述したようにＭＯ３ＦＥＴＱｔａはオフ状態にされ
ているため、上記インバータ１−３の出力信号は、上記
インバータ２−１の入力端子には供給されない。このよ
うに、インバータ１−３の出力信号がノードＮ１に伝え
られるため、チップイネーブル信号面をロウレベルにす
ることにより、メモリをアクティブ状態にしたときには
、上記３個のインパーク１−１ないし１−３によってリ
ングオンジレータが構成され、これにより、リングオン
ジレータから比較的高い周波数の出力信号が上記チャー
ジポンプ回路に供給され、チャージポンプ回路によって
容量Ｃｓの充電が急速に行われるようになる。When the potential of node N3 becomes high level, N-channel MO3FETQs is turned on and P-channel MO3FETQ7 is turned off. As a result, the node N4 is brought to a low level, so that the N-channel MO3FETQIO1GLta is turned off. On the other hand, since the P-channel MO3FET Q9 is turned on, the node N5 becomes high level, and the N-channel MO3FETQ, 11 is turned on. As a result, the output signal of the inverter 3 is transferred to the MO3FETQ
It is transmitted to the node N1 via tt. At this time, since the MO3FET Qta is turned off as described above, the output signal of the inverter 1-3 is not supplied to the input terminal of the inverter 2-1. In this way, since the output signal of the inverter 1-3 is transmitted to the node N1, when the chip enable signal surface is set to low level and the memory is activated, the three imparks 1-1 to 1- 3 constitutes a ring-on dilator, whereby a relatively high frequency output signal is supplied from the ring-on dilator to the charge pump circuit, and the capacitor Cs is rapidly charged by the charge pump circuit.

これに対して、チップイネーブル信号面をハイレベルに
することによって、メモリを非選択状態にした場合、上
記人力段３は、ハイレベルのチソブイネーブル信号αに
応答して、ＭＯ３ＦＥＴＱ５のゲートにハイレベルの出
力信号を出力し、ＭＯ３ＦＥＴＱ６のゲートに対しても
ハイレベルの出力信号を出力する。これにより、上記Ｍ
Ｏ３ＦＥＴＱ５は、オフ状態にされ、ＭＯ３ＦＥＴＱｓ
は、オン状態にされる。この場合ノードＮ３にはＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓを介して、回路の接地電位が供
給されるため、ノードＮ３はロウレベルとなり、Ｐチャ
ンネルＭＯ３ＦＥＴＱ７がオンし、ＮチャンネルＭＯ３
ＦＥＴＱ８がオフする。これにより、上記ＭＯ３ＦＥＴ
Ｑ１３のゲートには、ＭＯ３ＦＥＴＱ７、Ｑ８によって
構成されたＣＭＯＳインバータからハイレベルの出力信
号が供給され、上記ＭＯ３ＦＥＴＱＩＩのゲートには、
ＭＯ３ＦＥＴＱ９、Ｑｌｏによって、構成されたＣＭＯ
Ｓインバータからロウレベルの出力信号が供給される。On the other hand, when the memory is set to a non-selected state by setting the chip enable signal plane to a high level, the human power stage 3 outputs a high level signal to the gate of MO3FETQ5 in response to the high level chip enable signal α. It outputs a high level output signal, and also outputs a high level output signal to the gate of MO3FETQ6. As a result, the above M
O3FETQ5 is turned off and MO3FETQs
is turned on. In this case, node N3 has M O
Since the ground potential of the circuit is supplied through S F E T Q s, the node N3 becomes low level, P-channel MO3FETQ7 is turned on, and N-channel MO3
FETQ8 turns off. As a result, the above MO3FET
A high level output signal is supplied to the gate of Q13 from a CMOS inverter constituted by MO3FETQ7 and Q8, and the gate of MO3FETQII is supplied with a high level output signal.
CMO configured by MO3FETQ9, Qlo
A low level output signal is supplied from the S inverter.

これによって、上記ＭＯ３ＦＥＴＱ＋、がオン状態にさ
れ、上記ＭＯ３ＦＥ’ｌ’Ｑｕはオフ状態とされる。As a result, the MO3FETQ+ is turned on, and the MO3FE'l'Qu is turned off.

このオン状態のＭＯ３ＦＥＴＱ１３を介して、上記イン
バータ１−３の出力信号は、上記インバータ２−１の入
力端子に供給される。また上記インバータ２−２の出力
信号は、上記ＭＯ３ＦＥＴＱ舅と同様にゲートに電源電
圧ｖｃｃが印加されたＭＯＳＦＥＴを介して、ノードＮ
４がそのゲートに接続されたトランスファＭＯ３ＦＥＴ
を介してノードＮ１に伝えられる。なお、これらのＭＯ
ＳＦＥＴは上記ＭＯ３ＦＥＴＱ１．、Ｑ１４と同様な働
きをするので図示しない。この場合には、５個のインバ
ータ１−１ないし２−２によって、リングオンジレータ
が構成されるため、リングオンジレータの発振周波数が
低くなる。このため、容量Ｃ１、Ｃｓを充電する回数が
減るため、ＶＢＢ発生回路、メモリの消費電力が低減さ
れる。The output signal of the inverter 1-3 is supplied to the input terminal of the inverter 2-1 via the MO3FET Q13 in the on state. Further, the output signal of the inverter 2-2 is transmitted to the node N
Transfer MO3FET with 4 connected to its gate
is transmitted to node N1 via. In addition, these MO
The SFET is the MO3FETQ1. , Q14, so they are not shown. In this case, the five inverters 1-1 to 2-2 constitute the ring-on dilator, so the oscillation frequency of the ring-on dilator becomes low. Therefore, the number of times the capacitors C1 and Cs are charged is reduced, and the power consumption of the VBB generation circuit and memory is reduced.

なお、ＭＯ３ＦＥＴＱ１２は、いわゆるカットＭＯ３Ｆ
ＥＴであり、ＭＯ３ＦＥＴＱ１１のゲート電圧が、その
ゲート電極とチャンネルとの間に形成された容量による
ブートスランプ作用によって昇圧されたときに、上記容
量の電荷が、電源電圧側へぬけるのを防止するためのも
のである。すなわち、ブーストラップ効果によりＭＯ３
ＦＥＴＱ１１のゲート電圧が上昇したとき、そのゲート
電極側のＭＯ８ＦＥＴＱ１２の一方の電極がドレインと
して作用し、そのソース電圧およびゲート電圧がほぼ同
じ電源電圧となるため、このＭＯ３ＦＥＴ’Ｑセはカッ
トオフする。ＭＯ３ＦＥ’ｌ”Ｑ１４もこのＭＯ３ＦＥ
ＴＱ１２と同様な効果を得るために設けられたカットＭ
Ｏ３ＦＥＴである。このようなカン）ＭＯＳＦＥＴを設
けることにより、インバータ１−３から出力されたハイ
レベルの出力１１号をＭＯ３ＦＥＴＱｘ１またはＱ１３
のしきい値電圧によるレベル損失無くノードＮ１または
インバータ２−１の入力端子に伝えることができる。In addition, MO3FETQ12 is a so-called cut MO3F
ET, and when the gate voltage of MO3FETQ11 is boosted by the bootslump effect due to the capacitance formed between the gate electrode and the channel, this is to prevent the charge of the capacitance from leaking to the power supply voltage side. belongs to. In other words, due to the bootstrap effect, MO3
When the gate voltage of FETQ11 rises, one electrode of MO8FETQ12 on the gate electrode side acts as a drain, and its source voltage and gate voltage become approximately the same power supply voltage, so MO3FET'QSE is cut off. MO3FE'l"Q14 is also this MO3FE
Cut M provided to obtain the same effect as TQ12
It is an O3FET. By providing such a MOSFET, the high level output No. 11 from the inverter 1-3 can be transferred to MO3FETQx1 or Q13.
The signal can be transmitted to the node N1 or the input terminal of the inverter 2-1 without any level loss due to the threshold voltage.

この実施例のように、リングオンジレータを構成するイ
ンバータの段数をアクティブのとき、００段であったも
のをスタンバイのときにはｎｏ＋ｒｎｏ段に増加（ｍｏ
段だけ増加）させた場合の消費電力と、常にｎｏ段のイ
ンバータで構成されたリングオンジレータを用いた場合
のそれとの比較が表１に表されている。同表には、スタ
ンバイのときのみが表されている。As in this embodiment, the number of inverter stages constituting the ring-on dilator is increased from 00 stages when active to no+rno stages when standby.
Table 1 shows a comparison of the power consumption in the case where the number of stages is increased (increased by one stage) and that in the case of using a ring-on dilator that is always configured with a no-stage inverter. The table shows only the standby mode.

−ＪＬ−し− この表１より、本実施例ではメモリのスタンバイ時のバ
イアス電圧発生回路の消費電力が大巾に低減されること
が明らかである。-JL- From Table 1, it is clear that in this embodiment, the power consumption of the bias voltage generation circuit during memory standby is significantly reduced.

この実施例では、インバータ１−１ないし２−２および
切り換え回路内のインバータなどがＣＭＯ８回路で構成
されている。このため、リングオンジレータ、切り換え
回路などにおける消費電力少なくすることができる。ま
た、説明を容易にするために、上記ノードＮ２はＰ型の
半導体基板に接続されているものとして説明しであるが
、特にこれに制限されない。In this embodiment, the inverters 1-1 to 2-2 and the inverter in the switching circuit are composed of eight CMO circuits. Therefore, power consumption in the ring-on dilator, switching circuit, etc. can be reduced. Further, for ease of explanation, the node N2 is described as being connected to a P-type semiconductor substrate, but the present invention is not particularly limited to this.

［実施例２］ 切り換え回路の他の実施例が第３図に示されている。[Example 2] Another embodiment of the switching circuit is shown in FIG.

同図に示されている切り換え回路は、ＮチャンネルＭＯ
３ＦＥＴによって構成されている。同図において、３は
、メモリ外からのチップイネーブル信号αを受ける入力
段であって、メモリをアクティブ状態にするためにチッ
プイネーブル信号面がロウレベルにされたとき、Ｎチャ
ンネルＭＯ３ＦＥＴＱ１５に対してロウレベルの出力信
号を出力し、Ｎチャンネ７ＬｚＭＯ３ＦＥＴＱ１６、（
ｈ７に対してハイレベルの出力信号を出力する。これに
より、ＭＯ３ＦＥＴＱ１５はオフ状態にされ、ＭＯ３Ｆ
ＥＴＱ１５、Ｑ１７はオン状態にされる。ＭＯ３ＦＥＴ
Ｑ１６がオン状態にされることにより、ノードＮ６はロ
ウレベル（はぼ回路の接地電位）にされる。The switching circuit shown in the figure is an N-channel MO
It is composed of 3FETs. In the figure, 3 is an input stage that receives a chip enable signal α from outside the memory, and when the chip enable signal plane is set to a low level to activate the memory, a low level signal is sent to the N-channel MO3FET Q15. Output the output signal, N-channel 7LzMO3FETQ16, (
A high level output signal is output to h7. As a result, MO3FETQ15 is turned off and MO3FETQ15 is turned off.
ETQ15 and Q17 are turned on. MO3FET
By turning on Q16, node N6 is brought to a low level (ground potential of the circuit).

これによって、ＮチャンネルＭＯ３ＦＥＴＱ２１はオフ
状態にされる。一方、ＭＯ３ＦＥＴＱ１７がオン状態に
されることにより、ＮチャンネルＭＯ３ＦＥＴＱ１９の
ゲートは、ハイレベル（はぼ電源電圧Ｖ　ｃｃ　）とさ
れ、ＭＯ３ＦＥＴＱ１９はオン状態にされる。これによ
り、上記インバータ１−３の出力信号は、上記ノードＮ
１に伝えられる。これによって、３個のインバータ１−
１ないし１−３によって、リングオソシレータが構成さ
れる。リングオツシレータの発振周波数が比較的高くな
るため、チャージポンプ回路の駆動力が上昇する。As a result, N-channel MO3FETQ21 is turned off. On the other hand, by turning on MO3FETQ17, the gate of N-channel MO3FETQ19 is set to a high level (approximately power supply voltage Vcc), and MO3FETQ19 is turned on. As a result, the output signal of the inverter 1-3 becomes the node N
1 can be conveyed. This allows the three inverters 1-
1 to 1-3 constitute a ring oscillator. Since the oscillation frequency of the ring oscillator becomes relatively high, the driving force of the charge pump circuit increases.

これに対して、メモリをスタンバイ状態にするために、
チップイネーブル信号面がハイレベルにされた場合、上
記入力段３は、ＭＯ３ＦＥＴＱｔｓに対してハイレベル
の出力信号を出力し、ＭＯ３ＦＥＴ１６に対してロウレ
ベルの出力信号を出力する。この結果として、上記ＭＯ
３Ｆ、ＥＴＱ１９がオフ状態にされ、上記ＭＯ３ＦＥＴ
Ｑ２１がオン状態にされる。On the other hand, in order to put the memory in standby state,
When the chip enable signal plane is set to high level, the input stage 3 outputs a high level output signal to MO3FETQts, and outputs a low level output signal to MO3FET16. As a result, the above MO
3F, ETQ19 is turned off, and the above MO3FET
Q21 is turned on.

これにより、上記インバータ１−３の出力信号は、上記
インバータ２−１の入力端子に供給される。なお、特に
制限されないが、上記ＭＯ３ＦＥＴＱ２１と同様に、上
記ノードＮ６の電圧によってスイッチング制御されるＮ
チャンネルＭＯ３ＦＥＴ（図示しない）が上記インバー
タ２−２の出力端子と上記ノードＮ１との間に設けられ
ている。Thereby, the output signal of the inverter 1-3 is supplied to the input terminal of the inverter 2-1. Note that, although not particularly limited, as with the MO3FET Q21, the switching of N is controlled by the voltage of the node N6.
A channel MO3FET (not shown) is provided between the output terminal of the inverter 2-2 and the node N1.

また、このＭＯＳＦＥＴのゲート電極と上記ノードＮ６
との間には、そのゲートに電源電圧が供給されたＮチャ
ンネルＭＯ３ＦＥＴＱ２２と同様なＮチャンネルＭＯ３
ＦＥＴ　（図示しない）が設けられている。これによっ
て、スタンバイ状態においては、上記インバータ１−３
の出力信号がＭＯ３Ｆ　Ｅ　Ｔ　Ｑ２１を介して上記イ
ンバータ２〜１に供給され、上記インバータ２−２の出
力信号は、上記図示しないＭＯＳＦＥＴを介して、ノー
ドＮ１に供給される。この結果、メモリがスタンバイ状
態のときには、５個のインバータ１−１ないしｉ３およ
び２−１．２−２によってリングオソシレータが構成さ
れるようになり、リングオソシレータの発振周波数が比
較的低くなる。これによりチャージポンプ回路の駆動能
力は低下するが、低消費電力化が図れる。Also, the gate electrode of this MOSFET and the node N6
An N-channel MO3 similar to the N-channel MO3FET Q22 whose gate is supplied with a power supply voltage is connected between
A FET (not shown) is provided. As a result, in the standby state, the inverter 1-3
The output signal of the inverter 2-1 is supplied to the inverters 2-1 via the MO3FET Q21, and the output signal of the inverter 2-2 is supplied to the node N1 via the MOSFET (not shown). As a result, when the memory is in standby mode, a ring oscillator is configured by five inverters 1-1 to i3 and 2-1, 2-2, and the oscillation frequency of the ring oscillator is relatively low. It gets lower. Although this reduces the driving ability of the charge pump circuit, it is possible to reduce power consumption.

なお、ＮチャンネルＭＯ３ＦＥＴＱ２．、Ｑ２２のそれ
ぞれは上述したＭＯ３ＦＥＴＱ１２と同じ働きを有する
カットＭＯ３ＦＥＴである。In addition, N-channel MO3FETQ2. , Q22 are cut MO3FETs having the same function as MO3FET Q12 described above.

［効果］ （１）、メモリの状態に応じてチャージポンプ回路に供
給される信号の周波数を変えるようにしたことニヨリ・
メモリの消費電力をそのときの状態に応じた最適な値に
することが可能であるという効果が得られる。[Effects] (1) The frequency of the signal supplied to the charge pump circuit is changed depending on the state of the memory.
The effect is that it is possible to set the power consumption of the memory to an optimal value depending on the state at that time.

（２１、Ｖ　ＢＢ発生回路を構成する発振回路の発振周
波数が、メモリのアクティブ状態のときよりもスタイバ
イ状態のときの方が低くされるようにしたことにより、
スタンバイ状態のとき、チャージポンプ回路に供給され
る信号の発振周波数が低くなるため、ＶＢＢ発生回路の
消費電力を低減することができ、これによりメモリの低
消費電力化を図ることができるという効果が得られる。(21. By making the oscillation frequency of the oscillation circuit that constitutes the V BB generation circuit lower when the memory is in the standby state than when it is in the active state,
In the standby state, the oscillation frequency of the signal supplied to the charge pump circuit is lowered, so the power consumption of the VBB generation circuit can be reduced, which has the effect of reducing the power consumption of the memory. can get.

（３）、メモリをスタンバイ状態にするがアクティブ状
態にするかを決める外部信号を用いてリングオンジレー
タの段数をスタンバイ状態とアクティブ状態とで変える
ようにして、スタンバイ状態でのメモリの低消費電力化
を図るようにしたことにより、リングオンジレータを制
御するための特別な信号をメモリ外から供給しな（てち
よいという効果が得られる。(3) Reduce power consumption of memory in standby state by changing the number of ring-on dilator stages between standby state and active state using an external signal that determines whether the memory is in standby state or active state. By attempting to do this, it is possible to obtain the effect that there is no need to supply a special signal for controlling the ring-on dilator from outside the memory.

（４）、低消費電力のメモリであるため、バッテリバン
クアンプされるメモリとして使う場合には、バッテリの
寿命を長くすることが可能であるという効果が得られる
。(4) Since it is a low power consumption memory, when used as a battery bank amplified memory, it is possible to prolong the battery life.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Nor.

たとえば、バイアス電圧発生回路の構成は前記実施例１
．２以外にも種々のものが考えられる。For example, the configuration of the bias voltage generation circuit is as described in the first embodiment.
．． Various options other than 2 can be considered.

また、リングオンジレータの段数あるいはその追加段の
段数等にも何ら制限はない。Further, there is no restriction on the number of stages of the ring-on dilator or the number of additional stages thereof.

さらに、オンジレータの段数の切り換えは外部信号以外
のものを基準として行ってもよい。Furthermore, the number of stages of the ondilator may be switched based on something other than an external signal.

また、リングオンジレータは、インバータのみで構成す
るのではなく、必要な発振周波数を得るために遅延回路
を挿入するようにしてもよい。Further, the ring-on dilator is not configured only with an inverter, but may include a delay circuit inserted in order to obtain the necessary oscillation frequency.

また、上記インバータとしては、低消費電力化のために
はＣＭＯＳインバータがよいが、Ｅ／Ｄ型インバータ、
Ｅ／Ｅ型インバータであってもよい。In addition, as the inverter mentioned above, a CMOS inverter is preferable in order to reduce power consumption, but an E/D type inverter,
It may also be an E/E type inverter.

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮＭＯ８型およびＣ
’ＭＯ３型のＲＡＭに適用した場合について説明したが
、それに限定されるものではなく、たとえば、ＲＯＭの
ように、バイアス電圧発生回路を用いるものであれば広
く適用できる。[Field of Application] The above explanation mainly describes the invention made by the present inventor with reference to the field of application which is the background of the invention, NMO8 type and C
Although the case where the present invention is applied to an MO3 type RAM has been described, the present invention is not limited thereto, and can be widely applied to, for example, a ROM that uses a bias voltage generation circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるバイアス電圧発生回路の一実施例
の概略ブロック図、 第２図はその部分回路図、 第３図は他の実施例による部分回路図である。 １−Ｌ　１−２．１−３・　・・イン７＼−タ、２−１
．２−２・・・インバータ、Ｃ１°・°キャパシタ、Ｑ
１〜Ｑ２２・・・ＭＯＳＦＥＴ、３・・・入力段。FIG. 1 is a schematic block diagram of one embodiment of a bias voltage generating circuit according to the present invention, FIG. 2 is a partial circuit diagram thereof, and FIG. 3 is a partial circuit diagram of another embodiment. 1-L 1-2.1-3...in7\-ta, 2-1
．． 2-2...Inverter, C1°・°capacitor, Q
1~Q22...MOSFET, 3...Input stage.

Claims (1)

【特許請求の範囲】[Claims] リングオンジレータを備えてなるバイアス電圧発生回路
において、リングオンジレータの段数を十分大きくし、
メモリの状態に応じてリングオンジレータの段数を可変
としたことを特徴とするバイアス電圧発生回路。In a bias voltage generation circuit equipped with a ring-on dilator, the number of stages of the ring-on dilator is made sufficiently large,
A bias voltage generation circuit characterized in that the number of stages of a ring-on dilator is made variable according to the state of a memory.