JPS605969B2 - 数値制御装置 - Google Patents
数値制御装置Info
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- JPS605969B2 JPS605969B2 JP49038250A JP3825074A JPS605969B2 JP S605969 B2 JPS605969 B2 JP S605969B2 JP 49038250 A JP49038250 A JP 49038250A JP 3825074 A JP3825074 A JP 3825074A JP S605969 B2 JPS605969 B2 JP S605969B2
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- output data
- computer
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Description
【発明の詳細な説明】
本発明はデータ処理装置としてコンピュータを内蔵する
数値制御装置（以後コンピュータＮＣという）に係り、
特に記憶装置の入出力データ用メモリを構成する各ビッ
トへの入出力データの割付けに関する。
数値制御装置（以後コンピュータＮＣという）に係り、
特に記憶装置の入出力データ用メモリを構成する各ビッ
トへの入出力データの割付けに関する。
コンピュータＮＣは通常、機械側制御盤、操作盤等外部
からの入力デ−タ信号及びコンピュータからの出力デー
タ信号を受け、所定の論理処理を行なうィンタフェィス
回路と、データ処理装置及び記憶装置を備えるコンピュ
ータとで礎成されコンピュータとの入出力データの授受
はストアードプログラムによって行なわれる。
からの入力デ−タ信号及びコンピュータからの出力デー
タ信号を受け、所定の論理処理を行なうィンタフェィス
回路と、データ処理装置及び記憶装置を備えるコンピュ
ータとで礎成されコンピュータとの入出力データの授受
はストアードプログラムによって行なわれる。
上記記憶装置のいくつかのメモリは入出力データ用とし
て割当てられ、各入出力データ用メモリの各ビットに１
つの入出力データが割付けられ、該ビットの内容が“１
”又は“０”であるかにより入出力データの内容が判別
される。たとえばＸ軸の原点復帰完了信号用として割付
けられているビット内容が“１”ならば×軸方向の原点
復帰が完了しており、“０”ならば原点復帰が完了して
いないことになる。従釆、１つの入出力データ用メモ川
こ、複数個の入出力データを混在させていたため、論理
処理を行うィンタフェィス回路のプリント板を標準化で
きずプリント板の設計が煩雑となっていた。
て割当てられ、各入出力データ用メモリの各ビットに１
つの入出力データが割付けられ、該ビットの内容が“１
”又は“０”であるかにより入出力データの内容が判別
される。たとえばＸ軸の原点復帰完了信号用として割付
けられているビット内容が“１”ならば×軸方向の原点
復帰が完了しており、“０”ならば原点復帰が完了して
いないことになる。従釆、１つの入出力データ用メモ川
こ、複数個の入出力データを混在させていたため、論理
処理を行うィンタフェィス回路のプリント板を標準化で
きずプリント板の設計が煩雑となっていた。
又、制御軸を追加する場合、上記プリント板を新たに設
計しなおさなくてはならず更には入出力データの割付け
をしなおさなくてはならないため拡張性が乏しかった。
本発明は上記従来の欠点を除去し、拡張性がありしかも
プリント板の設計を標準化できる入出力データの最適の
割付を与えることを目的とする。
計しなおさなくてはならず更には入出力データの割付け
をしなおさなくてはならないため拡張性が乏しかった。
本発明は上記従来の欠点を除去し、拡張性がありしかも
プリント板の設計を標準化できる入出力データの最適の
割付を与えることを目的とする。
以下、本発明を図面に従って詳細に説明する。第１図は
本発明に係るコンピュータＮＣシステムのブロック図で
あり、ＭＣＨは機械側制御盤「操作盤等の外部制御盤で
あり、ＣＮＣはコンピュータＮＣ、瓜Ｆ，はインタフェ
イス回路で主にリレー部より成っており、ＩＮＦ２はＩ
Ｃプリント板部より成るィンタフェィス回路で論理処理
を行なう。ＣＯＭはコンピュータ、ＣＰＵはデータ処理
装置Ｍ旧Ｍ‘ま記憶装置である。外部制御盤ＭＣＨから
の入力データはデータブスＩＮを経てィンタフェィス回
路川Ｆ，に与えられここでリレーを駆動しリレー綾」点
信号として又はィンタフェィス回路ＩＮＦ，を素通りし
てＩＣプリント板より成るインタフェイス回路瓜Ｆ２に
与えられる。
本発明に係るコンピュータＮＣシステムのブロック図で
あり、ＭＣＨは機械側制御盤「操作盤等の外部制御盤で
あり、ＣＮＣはコンピュータＮＣ、瓜Ｆ，はインタフェ
イス回路で主にリレー部より成っており、ＩＮＦ２はＩ
Ｃプリント板部より成るィンタフェィス回路で論理処理
を行なう。ＣＯＭはコンピュータ、ＣＰＵはデータ処理
装置Ｍ旧Ｍ‘ま記憶装置である。外部制御盤ＭＣＨから
の入力データはデータブスＩＮを経てィンタフェィス回
路川Ｆ，に与えられここでリレーを駆動しリレー綾」点
信号として又はィンタフェィス回路ＩＮＦ，を素通りし
てＩＣプリント板より成るインタフェイス回路瓜Ｆ２に
与えられる。
インタフェイス回路ＩＮＦ２はしシーバで入力データを
受け所定の論理処理を行ないデータ処理装置ＣＰＵから
与えられる議込み命令ＲＥＡＤによりこれをデータ処理
装置内の図示しないアキュームレータに格納する。入力
データはその後、ストアードプログラムにより記憶装置
内の入出力データ用メモリに格納される。又、記憶装置
内の出力データはＬＯＡＤ命令によりアキュームレータ
にロードされＷＲＩＴＥ命令によりデータブスＤＴＢを
介してインタフェィス回路ＩＮＦ２に供給される。ィン
タフェイス回路ＩＮＦ２はこの出力データにより所定の
論理処理を行ないドライバを経てインタフェィス回路Ｉ
ＮＦ，内のＩＪレーを駆動する。結局、出力データはリ
レー接点としてブスＯＵＴを経由して外部制御盤ＭＣ則
こ送出される。尚、図中のアドレスブスＡＤＢは制御軸
を指定するブスである。
受け所定の論理処理を行ないデータ処理装置ＣＰＵから
与えられる議込み命令ＲＥＡＤによりこれをデータ処理
装置内の図示しないアキュームレータに格納する。入力
データはその後、ストアードプログラムにより記憶装置
内の入出力データ用メモリに格納される。又、記憶装置
内の出力データはＬＯＡＤ命令によりアキュームレータ
にロードされＷＲＩＴＥ命令によりデータブスＤＴＢを
介してインタフェィス回路ＩＮＦ２に供給される。ィン
タフェイス回路ＩＮＦ２はこの出力データにより所定の
論理処理を行ないドライバを経てインタフェィス回路Ｉ
ＮＦ，内のＩＪレーを駆動する。結局、出力データはリ
レー接点としてブスＯＵＴを経由して外部制御盤ＭＣ則
こ送出される。尚、図中のアドレスブスＡＤＢは制御軸
を指定するブスである。
第２図ａ，ｂは従来例により入出力データ用メモリの各
ビットに入出力データを割付けた場合を示し、第２図ｃ
は本発明による入出力データの割付によるものである。
ビットに入出力データを割付けた場合を示し、第２図ｃ
は本発明による入出力データの割付によるものである。
図中、十ＬＸ，十ＬＹ，十ＬＺはそれぞれ＋×軸、十Ｙ
軸、十Ｚ軸方向のストロークエンド信号；一ＬＸ，一Ｌ
Ｙ，一ＬＺはそれぞれ−×、一Ｙ、一Ｚ軸方向のストロ
ークエンド信号；ＤＣＸ，ＤＣＹ，ＤＣＺはそれぞれ原
点復帰におけるＸ、Ｙ、Ｚ軸の減速信号；蚊×，Ｎ打，
ＮＺはそれぞれ原点復帰における×、Ｙ、Ｚ軸の原点近
接信号；ＰＡＸ，ＰＡＹ，ＰＡＺはそれぞれ＋×、十Ｙ
、十Ｚ軸方向のピッチェラ補正パルス信号；ＰＳＸ，的
Ｙ，ＰＳＺはそれぞれ−×、一Ｙ、一Ｚ軸方向のピッチ
ェラ補正パルス信号；ＩＬＸ，ＩＬＹ，山Ｚはそれぞれ
各鰍のィンタロツク信号；十ＪＸ，十ＪＹ，十ＪＺはそ
れぞれ＋×、十Ｙ、十Ｚ方向の手動送り指令：−ＪＸ，
一ＪＹ，一ＪＺはそれぞれ−×、一Ｙ、一Ｚ方向の手動
送り指令；ＨＤＸ，ＨＤＹ，ＨＤＺはそれぞれ各軸のハ
ンドル送り指令が格納されるビットである。第２図ａは
たがいに同一の意味を有する各軸データ１組をメモリの
１ワード中に割当てる方式を示す。
軸、十Ｚ軸方向のストロークエンド信号；一ＬＸ，一Ｌ
Ｙ，一ＬＺはそれぞれ−×、一Ｙ、一Ｚ軸方向のストロ
ークエンド信号；ＤＣＸ，ＤＣＹ，ＤＣＺはそれぞれ原
点復帰におけるＸ、Ｙ、Ｚ軸の減速信号；蚊×，Ｎ打，
ＮＺはそれぞれ原点復帰における×、Ｙ、Ｚ軸の原点近
接信号；ＰＡＸ，ＰＡＹ，ＰＡＺはそれぞれ＋×、十Ｙ
、十Ｚ軸方向のピッチェラ補正パルス信号；ＰＳＸ，的
Ｙ，ＰＳＺはそれぞれ−×、一Ｙ、一Ｚ軸方向のピッチ
ェラ補正パルス信号；ＩＬＸ，ＩＬＹ，山Ｚはそれぞれ
各鰍のィンタロツク信号；十ＪＸ，十ＪＹ，十ＪＺはそ
れぞれ＋×、十Ｙ、十Ｚ方向の手動送り指令：−ＪＸ，
一ＪＹ，一ＪＺはそれぞれ−×、一Ｙ、一Ｚ方向の手動
送り指令；ＨＤＸ，ＨＤＹ，ＨＤＺはそれぞれ各軸のハ
ンドル送り指令が格納されるビットである。第２図ａは
たがいに同一の意味を有する各軸データ１組をメモリの
１ワード中に割当てる方式を示す。
この配列は１つの入出力データ用メモ川こＸ、Ｙ、Ｚ軸
の情報が混在しているため、制御軸を増加させたい場合
、１ワードが１６ビットとすれば１母軸分までしか同じ
メモリに収容できず、別の入力データ‐ＬＸ，‐ＬＹ，
‐は；ＤＣＸ，ＤＣＹ，ＤＣＺ；・・・・・・などに対
しては、別の入出力データ用メモリをそれぞれ割当てな
くてはならない。更に制御軸数を×ＬＹ、Ｚ軸の３軸と
すれば１つのメモ川こつき１３ビットが使用されていな
いことになり、メモリの使用効率が非常に悪く、入出力
データを格納するために多くのメモリを必要とする。第
２図ｂは入出力データ用メモリを減少させるために、同
じ意味を有するすべての軸のデータをメモリの同一ワー
ド中に割付けると共にこのワード中に空きビットがある
ときは更に別の意味を有する各軸データを順次つめて割
付けてゆく方式を示している。特に第２図ｂは制御軸が
３軸の場合に於けるメモリの１ワード中に十ＬＸ，十Ｌ
Ｙ，十ＬＺ；−ＬＸ，一ＬＹ，一ＬＺ：ＤＣＸ，ＤＣＹ
，ＤＣＺ：・…・・を割付けた場合である。しかし、制
御軸が４軸以上、たとえばＵ軸が付加された場合には十
ＵＸ，一ＵＸ，ＤＣＵ・・・・・・を十ＬＸ，十ＬＹ，
十ＬＺ・・・・・・が格納されているメモリと同一のメ
モリに割付けることができない。第２図Ｃは本発明によ
る入出力データの割付によるもので、入出力データ用メ
モ川ま×、Ｙ、Ｚ軸ごとに分類され×軸に指定された入
出力データ用メモ川こＸ軸のみの入出力データが割付け
られ、Ｙ軸、Ｚ軸に指定された入出力データ用メモリに
はそれぞれＹ、Ｚ軸の入出力データが割付けられている
。又、同じ意味を有する各軸の入出力データは各制御軸
ごとに分類された入出力データ用メモリの同じビットに
割付けられている。尚、上記の同じ意味を有する各軸の
入出力データとは正方向のストロークエンド信号につい
て言えば十ＬＸ，十ＬＹ，十ＬＺ貸方向のストロークエ
ンド信号については−ＬＸ，一ＬＹ，一ＬＺを言い、一
般に数値制御装置の取扱う入出力デ−夕は各軸ごとにこ
のような同じ意味を有する信号が非常に多くあるもので
ある。かくして、本発明による入出力データの割付けに
よればメモリの無駄な使用はなく、又入出力デ−夕は各
軸ごとに類似性を保ってメモリに格納されている為、後
述するごとくインタフェイス回路のプリント坂部の設計
が標準化できる利点がある。更に制御鞠数が増加しても
、追加された制御軸の入出力デ−タ用メモリと付加軸用
ィンタフェィス回路のプリント板を用意すればよく拡張
性がある。第３図は入出力データを第２図Ｃに従って割
付けた場合におけるコンピュータＮＣシステム部分詳細
図である。
の情報が混在しているため、制御軸を増加させたい場合
、１ワードが１６ビットとすれば１母軸分までしか同じ
メモリに収容できず、別の入力データ‐ＬＸ，‐ＬＹ，
‐は；ＤＣＸ，ＤＣＹ，ＤＣＺ；・・・・・・などに対
しては、別の入出力データ用メモリをそれぞれ割当てな
くてはならない。更に制御軸数を×ＬＹ、Ｚ軸の３軸と
すれば１つのメモ川こつき１３ビットが使用されていな
いことになり、メモリの使用効率が非常に悪く、入出力
データを格納するために多くのメモリを必要とする。第
２図ｂは入出力データ用メモリを減少させるために、同
じ意味を有するすべての軸のデータをメモリの同一ワー
ド中に割付けると共にこのワード中に空きビットがある
ときは更に別の意味を有する各軸データを順次つめて割
付けてゆく方式を示している。特に第２図ｂは制御軸が
３軸の場合に於けるメモリの１ワード中に十ＬＸ，十Ｌ
Ｙ，十ＬＺ；−ＬＸ，一ＬＹ，一ＬＺ：ＤＣＸ，ＤＣＹ
，ＤＣＺ：・…・・を割付けた場合である。しかし、制
御軸が４軸以上、たとえばＵ軸が付加された場合には十
ＵＸ，一ＵＸ，ＤＣＵ・・・・・・を十ＬＸ，十ＬＹ，
十ＬＺ・・・・・・が格納されているメモリと同一のメ
モリに割付けることができない。第２図Ｃは本発明によ
る入出力データの割付によるもので、入出力データ用メ
モ川ま×、Ｙ、Ｚ軸ごとに分類され×軸に指定された入
出力データ用メモ川こＸ軸のみの入出力データが割付け
られ、Ｙ軸、Ｚ軸に指定された入出力データ用メモリに
はそれぞれＹ、Ｚ軸の入出力データが割付けられている
。又、同じ意味を有する各軸の入出力データは各制御軸
ごとに分類された入出力データ用メモリの同じビットに
割付けられている。尚、上記の同じ意味を有する各軸の
入出力データとは正方向のストロークエンド信号につい
て言えば十ＬＸ，十ＬＹ，十ＬＺ貸方向のストロークエ
ンド信号については−ＬＸ，一ＬＹ，一ＬＺを言い、一
般に数値制御装置の取扱う入出力デ−夕は各軸ごとにこ
のような同じ意味を有する信号が非常に多くあるもので
ある。かくして、本発明による入出力データの割付けに
よればメモリの無駄な使用はなく、又入出力デ−夕は各
軸ごとに類似性を保ってメモリに格納されている為、後
述するごとくインタフェイス回路のプリント坂部の設計
が標準化できる利点がある。更に制御鞠数が増加しても
、追加された制御軸の入出力デ−タ用メモリと付加軸用
ィンタフェィス回路のプリント板を用意すればよく拡張
性がある。第３図は入出力データを第２図Ｃに従って割
付けた場合におけるコンピュータＮＣシステム部分詳細
図である。
瓜Ｘ，ＬＳＹ，ＬＳＺは通常閉じている正方向のストロ
ークエンド用リミットスイッチ；ＬＳＸ′，瓜Ｙ′，Ｌ
ＳＺは通常閉じている負方向のストロークエンド用リミ
ットスイッチ；ＬＤＸ，ＬＤＹ，ＬＤＺは通常閉じてい
る各軸原点復帰用減速スイッチＭＳＸ，ＭＳＹ，ＭＳＺ
は各軸の原点復帰用近接スイッチでマグネセンサより成
っている。ＬＰ×，ＬＰＹ，ＬＰＺは各軸正万向のピッ
チェラ用リミットスイッチ；ＩｍｐＸ，ＩｍｐＹ，Ｉｍ
ｐＺは各軸原点復帰用ランプ；ＲＯ１〜Ｒ１５はリレー
；ｒ０１〜ｒ１５はそれぞれリレーＲＯＩ〜Ｒ１５のリ
レー接点；ＲＯＩ〜ＲＣ１５はしシーバ；ＤＶＩ〜ＤＶ
３はリレードライバ；ＡＯＩ〜Ａ１８はアンドゲート；
ＦＦＩ〜ＦＦ３はフリツプフロツプ；ｍｌ〜ＩＮ３はイ
ンバータ；ＸＤＥＣ，ＹＤＥＣ，ＺＤＥＣはそれぞれ×
軸、Ｙ軸、Ｚ軸用のアドレスデコーダ：ＡＣＣはデータ
処理装置内のＡレジスタ（アキュームレータ）；ＩＳＲ
は命令レジスタであり「又第１図と同一部分には同一記
号を付している。
ークエンド用リミットスイッチ；ＬＳＸ′，瓜Ｙ′，Ｌ
ＳＺは通常閉じている負方向のストロークエンド用リミ
ットスイッチ；ＬＤＸ，ＬＤＹ，ＬＤＺは通常閉じてい
る各軸原点復帰用減速スイッチＭＳＸ，ＭＳＹ，ＭＳＺ
は各軸の原点復帰用近接スイッチでマグネセンサより成
っている。ＬＰ×，ＬＰＹ，ＬＰＺは各軸正万向のピッ
チェラ用リミットスイッチ；ＩｍｐＸ，ＩｍｐＹ，Ｉｍ
ｐＺは各軸原点復帰用ランプ；ＲＯ１〜Ｒ１５はリレー
；ｒ０１〜ｒ１５はそれぞれリレーＲＯＩ〜Ｒ１５のリ
レー接点；ＲＯＩ〜ＲＣ１５はしシーバ；ＤＶＩ〜ＤＶ
３はリレードライバ；ＡＯＩ〜Ａ１８はアンドゲート；
ＦＦＩ〜ＦＦ３はフリツプフロツプ；ｍｌ〜ＩＮ３はイ
ンバータ；ＸＤＥＣ，ＹＤＥＣ，ＺＤＥＣはそれぞれ×
軸、Ｙ軸、Ｚ軸用のアドレスデコーダ：ＡＣＣはデータ
処理装置内のＡレジスタ（アキュームレータ）；ＩＳＲ
は命令レジスタであり「又第１図と同一部分には同一記
号を付している。
尚、第２図ｃにおいては説明しなかったが図示しない他
のＸ、Ｙ、Ｚ軸用メモリの各１１番目のビットに各軸の
原点復帰データが格納されるものとしている。先ず十×
方向のストロークエンド信号＋ＬＸがＡレジスタＡＣＣ
に読込まれる場合について説明しよう、今、十×方向に
工作機械のテーブル又は工具がオーバトラベルしてリミ
ットスイッチはＸが開いたとすればリレーＲＯＩには電
流は流れずりレー接点ｒｏ１は開放となる。リレー接点
ｒｏｌが開放すると図示しないがコンピュータには直ち
に割込みがかかり割込み処理プログラムに移行しテーブ
ルの移動は停止し十×方向のストロークエンド信号は所
定のＸ軸入出力データ用メモリの所定のビットに格納さ
れる。すなわち、割込み処理プログラムの適当なシーケ
ンスにおいてＲＥＡＤ ＯＩ なる命令が行なわれる。
のＸ、Ｙ、Ｚ軸用メモリの各１１番目のビットに各軸の
原点復帰データが格納されるものとしている。先ず十×
方向のストロークエンド信号＋ＬＸがＡレジスタＡＣＣ
に読込まれる場合について説明しよう、今、十×方向に
工作機械のテーブル又は工具がオーバトラベルしてリミ
ットスイッチはＸが開いたとすればリレーＲＯＩには電
流は流れずりレー接点ｒｏ１は開放となる。リレー接点
ｒｏｌが開放すると図示しないがコンピュータには直ち
に割込みがかかり割込み処理プログラムに移行しテーブ
ルの移動は停止し十×方向のストロークエンド信号は所
定のＸ軸入出力データ用メモリの所定のビットに格納さ
れる。すなわち、割込み処理プログラムの適当なシーケ
ンスにおいてＲＥＡＤ ＯＩ なる命令が行なわれる。
上記ＲＥＡＤは入力データ議込み命令で０１は×軸を指
定する第１のアドレスである。この講込み命令ＲＥＡＤ
ＯＩはデータ処理装置ＣＰＵ内の命令レジスタＩＳＲに
格納され、命令ＲＥＡＤは読込み命令線ＲＥＡＤＬを経
て、アドレスは２進信号としてアドレスブスＡＤＢを経
てインタフェィス回路瓜Ｆ２に供Ｖ給される。ィンタフ
ェィス回路ＩＮＦ２内の×軸用アドレスデコーダＸＤＥ
Ｃはアドレス０１をデコードしてその出力線０１に論理
“１”を出力する。
定する第１のアドレスである。この講込み命令ＲＥＡＤ
ＯＩはデータ処理装置ＣＰＵ内の命令レジスタＩＳＲに
格納され、命令ＲＥＡＤは読込み命令線ＲＥＡＤＬを経
て、アドレスは２進信号としてアドレスブスＡＤＢを経
てインタフェィス回路瓜Ｆ２に供Ｖ給される。ィンタフ
ェィス回路ＩＮＦ２内の×軸用アドレスデコーダＸＤＥ
Ｃはアドレス０１をデコードしてその出力線０１に論理
“１”を出力する。
かくしてアンドゲートＡＯ１，Ａ０４，Ａ０７，ＡＩ０
，Ａ１３……が開き×鞠用入力データ十ＬＸ，一ＬＸ，
ＤＣＸ，ＮＺＸ，ＤＡＸ…・・・がデ−タプスＤＴＢを
経てデータ処理装置ＣＰＵ内のＡ−レジスタＡＣＣに謙
込まれ、その後ＳＴＯＲＥ命令により所定のメモリに格
納される。このときＸ軸入力データのうち十ＬＸのビッ
ト内容のみ変化し他のビット内容は変化しない。他の入
力データについても割込みが発生するか杏かを除き全く
同様に読込みが行なわれる。次に出力データの読出し‘
こついてＸ軸原点復帰完了信号を例にして説明しよう。
，Ａ１３……が開き×鞠用入力データ十ＬＸ，一ＬＸ，
ＤＣＸ，ＮＺＸ，ＤＡＸ…・・・がデ−タプスＤＴＢを
経てデータ処理装置ＣＰＵ内のＡ−レジスタＡＣＣに謙
込まれ、その後ＳＴＯＲＥ命令により所定のメモリに格
納される。このときＸ軸入力データのうち十ＬＸのビッ
ト内容のみ変化し他のビット内容は変化しない。他の入
力データについても割込みが発生するか杏かを除き全く
同様に読込みが行なわれる。次に出力データの読出し‘
こついてＸ軸原点復帰完了信号を例にして説明しよう。
外部操作盤から原点復帰命令が指令され、テーブルが×
軸方向に原点復帰すると×軸の原点復帰信号に割当てら
れた×軸入出力デ−タメモリの１１番目のビット内容は
“１”になる。１１番目のビット内容が“１”になつて
後の最初のＬＯＡＤ命令により上記原点復帰データが格
納されるメモリの内容がＡ−レジスタＡＣＣにしＯＡＤ
される。
軸方向に原点復帰すると×軸の原点復帰信号に割当てら
れた×軸入出力デ−タメモリの１１番目のビット内容は
“１”になる。１１番目のビット内容が“１”になつて
後の最初のＬＯＡＤ命令により上記原点復帰データが格
納されるメモリの内容がＡ−レジスタＡＣＣにしＯＡＤ
される。
つづいてＷＲＩＴＥ ０２
なる命令が行なわれる。
上記ＷＲＩＴＥは出力データ議出し命令で０２は×軸を
指定する第２のアドレスである。この読出し命令ＷＲＩ
ＴＥ０２は命令レジスタＩＳＲに格納されＷＲＩＴＥは
講出し線ＷＲＩＴＥＬを経て、アドレスは２進数として
アドレスブスＡＤＢを経てィンタフェィス回路ＮＦ２に
供給される。×藤用デコーダＸＤＥＣはアドレス０２デ
コードしてその出力線０２に論理“１”を出力する。か
くしてアンドゲートＡＩ６が開きフリツプフロツプＦＦ
Ｉがセットされる。フリツプフロツブＦＦＩのセット出
力はドライバＤＶＩをドライブしリレーＲ１３を動作せ
しめる。この結果リレーＲ１３の接点ｒ１３は閉じラン
プＩｍｐＸが点灯し×軸の原点復帰完了がオペレータに
知らされる。第３図においてィンタフェィス回路ＩＮＦ
２は１枚の大型ＩＣプリント坂上に組み込まれたものと
して示したが現実には入出力データ数は非常に多くィン
タフェィス回路ＩＮＦ２は１枚の大型プリント板には実
装できない。ここで第３図のィンタフェイス回路ｍＦ２
を考察すれば、Ｘ軸、Ｙ軸、Ｚ軸について独立にィンタ
フェィス回路を構成して各々全く同一のプリント板で構
成することができる。すなわち、Ｘ軸用のプリント板に
アンドゲートＡＯ１，Ａ０４，Ａ０７，ＡＩ０，Ａ１３
，Ａ１６；インバータＩＮＩ；フリツプフロツプＦＦＩ
；レシーバＲＣ１，ＲＣ４，ＲＣ７，ＲＣＩ ０，ＲＣ
１３；ドライバＤＶＩ；アドレスデコーダＸＤＥＣを実
装、配線し、同様にＹ髄用、Ｚ軸用のプリント板に実装
、配線すれば各軸のプリント板は全く同一の構成となる
。
指定する第２のアドレスである。この読出し命令ＷＲＩ
ＴＥ０２は命令レジスタＩＳＲに格納されＷＲＩＴＥは
講出し線ＷＲＩＴＥＬを経て、アドレスは２進数として
アドレスブスＡＤＢを経てィンタフェィス回路ＮＦ２に
供給される。×藤用デコーダＸＤＥＣはアドレス０２デ
コードしてその出力線０２に論理“１”を出力する。か
くしてアンドゲートＡＩ６が開きフリツプフロツプＦＦ
Ｉがセットされる。フリツプフロツブＦＦＩのセット出
力はドライバＤＶＩをドライブしリレーＲ１３を動作せ
しめる。この結果リレーＲ１３の接点ｒ１３は閉じラン
プＩｍｐＸが点灯し×軸の原点復帰完了がオペレータに
知らされる。第３図においてィンタフェィス回路ＩＮＦ
２は１枚の大型ＩＣプリント坂上に組み込まれたものと
して示したが現実には入出力データ数は非常に多くィン
タフェィス回路ＩＮＦ２は１枚の大型プリント板には実
装できない。ここで第３図のィンタフェイス回路ｍＦ２
を考察すれば、Ｘ軸、Ｙ軸、Ｚ軸について独立にィンタ
フェィス回路を構成して各々全く同一のプリント板で構
成することができる。すなわち、Ｘ軸用のプリント板に
アンドゲートＡＯ１，Ａ０４，Ａ０７，ＡＩ０，Ａ１３
，Ａ１６；インバータＩＮＩ；フリツプフロツプＦＦＩ
；レシーバＲＣ１，ＲＣ４，ＲＣ７，ＲＣＩ ０，ＲＣ
１３；ドライバＤＶＩ；アドレスデコーダＸＤＥＣを実
装、配線し、同様にＹ髄用、Ｚ軸用のプリント板に実装
、配線すれば各軸のプリント板は全く同一の構成となる
。
第４図は第３図のィンタフヱィス回路ＩＮＦ２をＸ軸用
ィンタフェィス回路ＸＩＮＦ２、Ｙ軸用ィンタフェイス
回路ＹＩＮＦ２、Ｚ軸用ィンタフェィス回路ａＮＦ２に
分離して構成した場合のコンピュータＮＣシステムのブ
ロック図であり第３図と同一部分には同一記号を付して
いる。
ィンタフェィス回路ＸＩＮＦ２、Ｙ軸用ィンタフェイス
回路ＹＩＮＦ２、Ｚ軸用ィンタフェィス回路ａＮＦ２に
分離して構成した場合のコンピュータＮＣシステムのブ
ロック図であり第３図と同一部分には同一記号を付して
いる。
×軸、Ｙ軸、Ｚ軸のィンタフェイス回路ＸＩＮＦ２〜Ｚ
ＮＦ２は各々全く同一のパターンとＩＣの実装とを備え
るＩＣプリント板となるから任意の軸についてのＩＣプ
リント板を設計すれば、そのプリント板はそのま）他の
軸のインタフェイス回路用プリント板として使用できＩ
Ｃプリント板の設計が簡略化し、プリント板を標準化で
きる。
ＮＦ２は各々全く同一のパターンとＩＣの実装とを備え
るＩＣプリント板となるから任意の軸についてのＩＣプ
リント板を設計すれば、そのプリント板はそのま）他の
軸のインタフェイス回路用プリント板として使用できＩ
Ｃプリント板の設計が簡略化し、プリント板を標準化で
きる。
又、制御軸が追加しても、その制御軸についてのにプリ
ント板を用意するだけで、新たにＩＣプリント板を設計
することなく簡単に制御軸の付加が可能で拡張性の広い
システムを構成できる。尚、上記にプリント板を×、Ｙ
の２軸分のィンタフェィス回路を構成するようにしても
よいことは当然である。以上から、本発明によれば、ィ
ンタフェィス回路のＩＣプリント板の設計が簡便であり
、付加軸についての拡張性があり、又記憶装置内のメモ
リー使用効率が良いという効果を奏するものである。
ント板を用意するだけで、新たにＩＣプリント板を設計
することなく簡単に制御軸の付加が可能で拡張性の広い
システムを構成できる。尚、上記にプリント板を×、Ｙ
の２軸分のィンタフェィス回路を構成するようにしても
よいことは当然である。以上から、本発明によれば、ィ
ンタフェィス回路のＩＣプリント板の設計が簡便であり
、付加軸についての拡張性があり、又記憶装置内のメモ
リー使用効率が良いという効果を奏するものである。
第１図はコンピュータＮＣのシステムを示すブロック図
、第２図は本発明による入出力データのメモリへの割付
けを示す図、第３図はコンピュータＮＣのシステムを示
すブ。 ツク図の詳細図、第４図は本発明によるコンピュータＮ
Ｃのシステムを示すブロック図である。図中、ＭＣＨ‘
ま外部操作盤、ＩＮＦ，，ＩＮＦ２はインタフェイス回
路、ＣＰＵはデータ処理装置、Ｍ旧肌ま記憶装置である
。矛１図オ２図 図 ごご 叉 オ４図
、第２図は本発明による入出力データのメモリへの割付
けを示す図、第３図はコンピュータＮＣのシステムを示
すブ。 ツク図の詳細図、第４図は本発明によるコンピュータＮ
Ｃのシステムを示すブロック図である。図中、ＭＣＨ‘
ま外部操作盤、ＩＮＦ，，ＩＮＦ２はインタフェイス回
路、ＣＰＵはデータ処理装置、Ｍ旧肌ま記憶装置である
。矛１図オ２図 図 ごご 叉 オ４図
Claims (1)
- １ 記憶装置を備えたコンピユータを内蔵し該コンピユ
ータに印加され又は該コンピユータから送出される入出
力データの授受を行なうインタフエイス回路を備え、２
以上の軸を有する機械を制御する数値制御装置であつて
、前記入出力データは機械の各軸ごとに互いに同一の意
味をもつ複数個のデータよりなるものにおいて、前記コ
ンピユータとインタフエイス回路間は授受される入出力
用のデータブスと入出力すべきデータの属する軸を指定
するアドレスブスと入出力命令線とで結合され、前記コ
ンピユータの記憶装置の入出力データ用メモリを各軸ご
とに区分し、第１の軸に指定された前記メモリのワード
を構成する各ビツトに第１の軸の入出力データを記憶せ
しめ、他の軸に指定されたメモリのワードを構成する各
ビツトに他の軸の入出力データを記憶せしめ、かつ第１
の軸の入出力データと同意味を有する入出力データを第
１の軸用の各ビツトと同じビツト位置に記憶せしめ、更
に同一の意味を有する特定の各軸データを選択的に前記
データブス上の特定の線路に供給し得る如くなした選択
手段を設けるとともに前記アドレスブス上に指令された
軸アドレスに応答して前記選択手段を作動して指令され
た軸のデータを前記データブスの特定線路に供給せしめ
るデコード手段を設けたことを特徴とする数値制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49038250A JPS605969B2 (ja) | 1974-04-04 | 1974-04-04 | 数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49038250A JPS605969B2 (ja) | 1974-04-04 | 1974-04-04 | 数値制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50130985A JPS50130985A (ja) | 1975-10-16 |
| JPS605969B2 true JPS605969B2 (ja) | 1985-02-15 |
Family
ID=12520050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49038250A Expired JPS605969B2 (ja) | 1974-04-04 | 1974-04-04 | 数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605969B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125869U (ja) * | 1985-01-28 | 1986-08-07 | ||
| JPH0371966U (ja) * | 1989-11-01 | 1991-07-19 |
-
1974
- 1974-04-04 JP JP49038250A patent/JPS605969B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125869U (ja) * | 1985-01-28 | 1986-08-07 | ||
| JPH0371966U (ja) * | 1989-11-01 | 1991-07-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50130985A (ja) | 1975-10-16 |
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