JPS605969B2 - 数値制御装置 - Google Patents
数値制御装置Info
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- JPS605969B2 JPS605969B2 JP49038250A JP3825074A JPS605969B2 JP S605969 B2 JPS605969 B2 JP S605969B2 JP 49038250 A JP49038250 A JP 49038250A JP 3825074 A JP3825074 A JP 3825074A JP S605969 B2 JPS605969 B2 JP S605969B2
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- output data
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Description
【発明の詳細な説明】
本発明はデータ処理装置としてコンピュータを内蔵する
数値制御装置(以後コンピュータNCという)に係り、
特に記憶装置の入出力データ用メモリを構成する各ビッ
トへの入出力データの割付けに関する。
数値制御装置(以後コンピュータNCという)に係り、
特に記憶装置の入出力データ用メモリを構成する各ビッ
トへの入出力データの割付けに関する。
コンピュータNCは通常、機械側制御盤、操作盤等外部
からの入力デ−タ信号及びコンピュータからの出力デー
タ信号を受け、所定の論理処理を行なうィンタフェィス
回路と、データ処理装置及び記憶装置を備えるコンピュ
ータとで礎成されコンピュータとの入出力データの授受
はストアードプログラムによって行なわれる。
からの入力デ−タ信号及びコンピュータからの出力デー
タ信号を受け、所定の論理処理を行なうィンタフェィス
回路と、データ処理装置及び記憶装置を備えるコンピュ
ータとで礎成されコンピュータとの入出力データの授受
はストアードプログラムによって行なわれる。
上記記憶装置のいくつかのメモリは入出力データ用とし
て割当てられ、各入出力データ用メモリの各ビットに1
つの入出力データが割付けられ、該ビットの内容が“1
”又は“0”であるかにより入出力データの内容が判別
される。たとえばX軸の原点復帰完了信号用として割付
けられているビット内容が“1”ならば×軸方向の原点
復帰が完了しており、“0”ならば原点復帰が完了して
いないことになる。従釆、1つの入出力データ用メモ川
こ、複数個の入出力データを混在させていたため、論理
処理を行うィンタフェィス回路のプリント板を標準化で
きずプリント板の設計が煩雑となっていた。
て割当てられ、各入出力データ用メモリの各ビットに1
つの入出力データが割付けられ、該ビットの内容が“1
”又は“0”であるかにより入出力データの内容が判別
される。たとえばX軸の原点復帰完了信号用として割付
けられているビット内容が“1”ならば×軸方向の原点
復帰が完了しており、“0”ならば原点復帰が完了して
いないことになる。従釆、1つの入出力データ用メモ川
こ、複数個の入出力データを混在させていたため、論理
処理を行うィンタフェィス回路のプリント板を標準化で
きずプリント板の設計が煩雑となっていた。
又、制御軸を追加する場合、上記プリント板を新たに設
計しなおさなくてはならず更には入出力データの割付け
をしなおさなくてはならないため拡張性が乏しかった。
本発明は上記従来の欠点を除去し、拡張性がありしかも
プリント板の設計を標準化できる入出力データの最適の
割付を与えることを目的とする。
計しなおさなくてはならず更には入出力データの割付け
をしなおさなくてはならないため拡張性が乏しかった。
本発明は上記従来の欠点を除去し、拡張性がありしかも
プリント板の設計を標準化できる入出力データの最適の
割付を与えることを目的とする。
以下、本発明を図面に従って詳細に説明する。第1図は
本発明に係るコンピュータNCシステムのブロック図で
あり、MCHは機械側制御盤「操作盤等の外部制御盤で
あり、CNCはコンピュータNC、瓜F,はインタフェ
イス回路で主にリレー部より成っており、INF2はI
Cプリント板部より成るィンタフェィス回路で論理処理
を行なう。COMはコンピュータ、CPUはデータ処理
装置M旧M‘ま記憶装置である。外部制御盤MCHから
の入力データはデータブスINを経てィンタフェィス回
路川F,に与えられここでリレーを駆動しリレー綾」点
信号として又はィンタフェィス回路INF,を素通りし
てICプリント板より成るインタフェイス回路瓜F2に
与えられる。
本発明に係るコンピュータNCシステムのブロック図で
あり、MCHは機械側制御盤「操作盤等の外部制御盤で
あり、CNCはコンピュータNC、瓜F,はインタフェ
イス回路で主にリレー部より成っており、INF2はI
Cプリント板部より成るィンタフェィス回路で論理処理
を行なう。COMはコンピュータ、CPUはデータ処理
装置M旧M‘ま記憶装置である。外部制御盤MCHから
の入力データはデータブスINを経てィンタフェィス回
路川F,に与えられここでリレーを駆動しリレー綾」点
信号として又はィンタフェィス回路INF,を素通りし
てICプリント板より成るインタフェイス回路瓜F2に
与えられる。
インタフェイス回路INF2はしシーバで入力データを
受け所定の論理処理を行ないデータ処理装置CPUから
与えられる議込み命令READによりこれをデータ処理
装置内の図示しないアキュームレータに格納する。入力
データはその後、ストアードプログラムにより記憶装置
内の入出力データ用メモリに格納される。又、記憶装置
内の出力データはLOAD命令によりアキュームレータ
にロードされWRITE命令によりデータブスDTBを
介してインタフェィス回路INF2に供給される。ィン
タフェイス回路INF2はこの出力データにより所定の
論理処理を行ないドライバを経てインタフェィス回路I
NF,内のIJレーを駆動する。結局、出力データはリ
レー接点としてブスOUTを経由して外部制御盤MC則
こ送出される。尚、図中のアドレスブスADBは制御軸
を指定するブスである。
受け所定の論理処理を行ないデータ処理装置CPUから
与えられる議込み命令READによりこれをデータ処理
装置内の図示しないアキュームレータに格納する。入力
データはその後、ストアードプログラムにより記憶装置
内の入出力データ用メモリに格納される。又、記憶装置
内の出力データはLOAD命令によりアキュームレータ
にロードされWRITE命令によりデータブスDTBを
介してインタフェィス回路INF2に供給される。ィン
タフェイス回路INF2はこの出力データにより所定の
論理処理を行ないドライバを経てインタフェィス回路I
NF,内のIJレーを駆動する。結局、出力データはリ
レー接点としてブスOUTを経由して外部制御盤MC則
こ送出される。尚、図中のアドレスブスADBは制御軸
を指定するブスである。
第2図a,bは従来例により入出力データ用メモリの各
ビットに入出力データを割付けた場合を示し、第2図c
は本発明による入出力データの割付によるものである。
ビットに入出力データを割付けた場合を示し、第2図c
は本発明による入出力データの割付によるものである。
図中、十LX,十LY,十LZはそれぞれ+×軸、十Y
軸、十Z軸方向のストロークエンド信号;一LX,一L
Y,一LZはそれぞれ−×、一Y、一Z軸方向のストロ
ークエンド信号;DCX,DCY,DCZはそれぞれ原
点復帰におけるX、Y、Z軸の減速信号;蚊×,N打,
NZはそれぞれ原点復帰における×、Y、Z軸の原点近
接信号;PAX,PAY,PAZはそれぞれ+×、十Y
、十Z軸方向のピッチェラ補正パルス信号;PSX,的
Y,PSZはそれぞれ−×、一Y、一Z軸方向のピッチ
ェラ補正パルス信号;ILX,ILY,山Zはそれぞれ
各鰍のィンタロツク信号;十JX,十JY,十JZはそ
れぞれ+×、十Y、十Z方向の手動送り指令:−JX,
一JY,一JZはそれぞれ−×、一Y、一Z方向の手動
送り指令;HDX,HDY,HDZはそれぞれ各軸のハ
ンドル送り指令が格納されるビットである。第2図aは
たがいに同一の意味を有する各軸データ1組をメモリの
1ワード中に割当てる方式を示す。
軸、十Z軸方向のストロークエンド信号;一LX,一L
Y,一LZはそれぞれ−×、一Y、一Z軸方向のストロ
ークエンド信号;DCX,DCY,DCZはそれぞれ原
点復帰におけるX、Y、Z軸の減速信号;蚊×,N打,
NZはそれぞれ原点復帰における×、Y、Z軸の原点近
接信号;PAX,PAY,PAZはそれぞれ+×、十Y
、十Z軸方向のピッチェラ補正パルス信号;PSX,的
Y,PSZはそれぞれ−×、一Y、一Z軸方向のピッチ
ェラ補正パルス信号;ILX,ILY,山Zはそれぞれ
各鰍のィンタロツク信号;十JX,十JY,十JZはそ
れぞれ+×、十Y、十Z方向の手動送り指令:−JX,
一JY,一JZはそれぞれ−×、一Y、一Z方向の手動
送り指令;HDX,HDY,HDZはそれぞれ各軸のハ
ンドル送り指令が格納されるビットである。第2図aは
たがいに同一の意味を有する各軸データ1組をメモリの
1ワード中に割当てる方式を示す。
この配列は1つの入出力データ用メモ川こX、Y、Z軸
の情報が混在しているため、制御軸を増加させたい場合
、1ワードが16ビットとすれば1母軸分までしか同じ
メモリに収容できず、別の入力データ‐LX,‐LY,
‐は;DCX,DCY,DCZ;・・・・・・などに対
しては、別の入出力データ用メモリをそれぞれ割当てな
くてはならない。更に制御軸数を×LY、Z軸の3軸と
すれば1つのメモ川こつき13ビットが使用されていな
いことになり、メモリの使用効率が非常に悪く、入出力
データを格納するために多くのメモリを必要とする。第
2図bは入出力データ用メモリを減少させるために、同
じ意味を有するすべての軸のデータをメモリの同一ワー
ド中に割付けると共にこのワード中に空きビットがある
ときは更に別の意味を有する各軸データを順次つめて割
付けてゆく方式を示している。特に第2図bは制御軸が
3軸の場合に於けるメモリの1ワード中に十LX,十L
Y,十LZ;−LX,一LY,一LZ:DCX,DCY
,DCZ:・…・・を割付けた場合である。しかし、制
御軸が4軸以上、たとえばU軸が付加された場合には十
UX,一UX,DCU・・・・・・を十LX,十LY,
十LZ・・・・・・が格納されているメモリと同一のメ
モリに割付けることができない。第2図Cは本発明によ
る入出力データの割付によるもので、入出力データ用メ
モ川ま×、Y、Z軸ごとに分類され×軸に指定された入
出力データ用メモ川こX軸のみの入出力データが割付け
られ、Y軸、Z軸に指定された入出力データ用メモリに
はそれぞれY、Z軸の入出力データが割付けられている
。又、同じ意味を有する各軸の入出力データは各制御軸
ごとに分類された入出力データ用メモリの同じビットに
割付けられている。尚、上記の同じ意味を有する各軸の
入出力データとは正方向のストロークエンド信号につい
て言えば十LX,十LY,十LZ貸方向のストロークエ
ンド信号については−LX,一LY,一LZを言い、一
般に数値制御装置の取扱う入出力デ−夕は各軸ごとにこ
のような同じ意味を有する信号が非常に多くあるもので
ある。かくして、本発明による入出力データの割付けに
よればメモリの無駄な使用はなく、又入出力デ−夕は各
軸ごとに類似性を保ってメモリに格納されている為、後
述するごとくインタフェイス回路のプリント坂部の設計
が標準化できる利点がある。更に制御鞠数が増加しても
、追加された制御軸の入出力デ−タ用メモリと付加軸用
ィンタフェィス回路のプリント板を用意すればよく拡張
性がある。第3図は入出力データを第2図Cに従って割
付けた場合におけるコンピュータNCシステム部分詳細
図である。
の情報が混在しているため、制御軸を増加させたい場合
、1ワードが16ビットとすれば1母軸分までしか同じ
メモリに収容できず、別の入力データ‐LX,‐LY,
‐は;DCX,DCY,DCZ;・・・・・・などに対
しては、別の入出力データ用メモリをそれぞれ割当てな
くてはならない。更に制御軸数を×LY、Z軸の3軸と
すれば1つのメモ川こつき13ビットが使用されていな
いことになり、メモリの使用効率が非常に悪く、入出力
データを格納するために多くのメモリを必要とする。第
2図bは入出力データ用メモリを減少させるために、同
じ意味を有するすべての軸のデータをメモリの同一ワー
ド中に割付けると共にこのワード中に空きビットがある
ときは更に別の意味を有する各軸データを順次つめて割
付けてゆく方式を示している。特に第2図bは制御軸が
3軸の場合に於けるメモリの1ワード中に十LX,十L
Y,十LZ;−LX,一LY,一LZ:DCX,DCY
,DCZ:・…・・を割付けた場合である。しかし、制
御軸が4軸以上、たとえばU軸が付加された場合には十
UX,一UX,DCU・・・・・・を十LX,十LY,
十LZ・・・・・・が格納されているメモリと同一のメ
モリに割付けることができない。第2図Cは本発明によ
る入出力データの割付によるもので、入出力データ用メ
モ川ま×、Y、Z軸ごとに分類され×軸に指定された入
出力データ用メモ川こX軸のみの入出力データが割付け
られ、Y軸、Z軸に指定された入出力データ用メモリに
はそれぞれY、Z軸の入出力データが割付けられている
。又、同じ意味を有する各軸の入出力データは各制御軸
ごとに分類された入出力データ用メモリの同じビットに
割付けられている。尚、上記の同じ意味を有する各軸の
入出力データとは正方向のストロークエンド信号につい
て言えば十LX,十LY,十LZ貸方向のストロークエ
ンド信号については−LX,一LY,一LZを言い、一
般に数値制御装置の取扱う入出力デ−夕は各軸ごとにこ
のような同じ意味を有する信号が非常に多くあるもので
ある。かくして、本発明による入出力データの割付けに
よればメモリの無駄な使用はなく、又入出力デ−夕は各
軸ごとに類似性を保ってメモリに格納されている為、後
述するごとくインタフェイス回路のプリント坂部の設計
が標準化できる利点がある。更に制御鞠数が増加しても
、追加された制御軸の入出力デ−タ用メモリと付加軸用
ィンタフェィス回路のプリント板を用意すればよく拡張
性がある。第3図は入出力データを第2図Cに従って割
付けた場合におけるコンピュータNCシステム部分詳細
図である。
瓜X,LSY,LSZは通常閉じている正方向のストロ
ークエンド用リミットスイッチ;LSX′,瓜Y′,L
SZは通常閉じている負方向のストロークエンド用リミ
ットスイッチ;LDX,LDY,LDZは通常閉じてい
る各軸原点復帰用減速スイッチMSX,MSY,MSZ
は各軸の原点復帰用近接スイッチでマグネセンサより成
っている。LP×,LPY,LPZは各軸正万向のピッ
チェラ用リミットスイッチ;ImpX,ImpY,Im
pZは各軸原点復帰用ランプ;RO1〜R15はリレー
;r01〜r15はそれぞれリレーROI〜R15のリ
レー接点;ROI〜RC15はしシーバ;DVI〜DV
3はリレードライバ;AOI〜A18はアンドゲート;
FFI〜FF3はフリツプフロツプ;ml〜IN3はイ
ンバータ;XDEC,YDEC,ZDECはそれぞれ×
軸、Y軸、Z軸用のアドレスデコーダ:ACCはデータ
処理装置内のAレジスタ(アキュームレータ);ISR
は命令レジスタであり「又第1図と同一部分には同一記
号を付している。
ークエンド用リミットスイッチ;LSX′,瓜Y′,L
SZは通常閉じている負方向のストロークエンド用リミ
ットスイッチ;LDX,LDY,LDZは通常閉じてい
る各軸原点復帰用減速スイッチMSX,MSY,MSZ
は各軸の原点復帰用近接スイッチでマグネセンサより成
っている。LP×,LPY,LPZは各軸正万向のピッ
チェラ用リミットスイッチ;ImpX,ImpY,Im
pZは各軸原点復帰用ランプ;RO1〜R15はリレー
;r01〜r15はそれぞれリレーROI〜R15のリ
レー接点;ROI〜RC15はしシーバ;DVI〜DV
3はリレードライバ;AOI〜A18はアンドゲート;
FFI〜FF3はフリツプフロツプ;ml〜IN3はイ
ンバータ;XDEC,YDEC,ZDECはそれぞれ×
軸、Y軸、Z軸用のアドレスデコーダ:ACCはデータ
処理装置内のAレジスタ(アキュームレータ);ISR
は命令レジスタであり「又第1図と同一部分には同一記
号を付している。
尚、第2図cにおいては説明しなかったが図示しない他
のX、Y、Z軸用メモリの各11番目のビットに各軸の
原点復帰データが格納されるものとしている。先ず十×
方向のストロークエンド信号+LXがAレジスタACC
に読込まれる場合について説明しよう、今、十×方向に
工作機械のテーブル又は工具がオーバトラベルしてリミ
ットスイッチはXが開いたとすればリレーROIには電
流は流れずりレー接点ro1は開放となる。リレー接点
rolが開放すると図示しないがコンピュータには直ち
に割込みがかかり割込み処理プログラムに移行しテーブ
ルの移動は停止し十×方向のストロークエンド信号は所
定のX軸入出力データ用メモリの所定のビットに格納さ
れる。すなわち、割込み処理プログラムの適当なシーケ
ンスにおいてREAD OI なる命令が行なわれる。
のX、Y、Z軸用メモリの各11番目のビットに各軸の
原点復帰データが格納されるものとしている。先ず十×
方向のストロークエンド信号+LXがAレジスタACC
に読込まれる場合について説明しよう、今、十×方向に
工作機械のテーブル又は工具がオーバトラベルしてリミ
ットスイッチはXが開いたとすればリレーROIには電
流は流れずりレー接点ro1は開放となる。リレー接点
rolが開放すると図示しないがコンピュータには直ち
に割込みがかかり割込み処理プログラムに移行しテーブ
ルの移動は停止し十×方向のストロークエンド信号は所
定のX軸入出力データ用メモリの所定のビットに格納さ
れる。すなわち、割込み処理プログラムの適当なシーケ
ンスにおいてREAD OI なる命令が行なわれる。
上記READは入力データ議込み命令で01は×軸を指
定する第1のアドレスである。この講込み命令READ
OIはデータ処理装置CPU内の命令レジスタISRに
格納され、命令READは読込み命令線READLを経
て、アドレスは2進信号としてアドレスブスADBを経
てインタフェィス回路瓜F2に供V給される。ィンタフ
ェィス回路INF2内の×軸用アドレスデコーダXDE
Cはアドレス01をデコードしてその出力線01に論理
“1”を出力する。
定する第1のアドレスである。この講込み命令READ
OIはデータ処理装置CPU内の命令レジスタISRに
格納され、命令READは読込み命令線READLを経
て、アドレスは2進信号としてアドレスブスADBを経
てインタフェィス回路瓜F2に供V給される。ィンタフ
ェィス回路INF2内の×軸用アドレスデコーダXDE
Cはアドレス01をデコードしてその出力線01に論理
“1”を出力する。
かくしてアンドゲートAO1,A04,A07,AI0
,A13……が開き×鞠用入力データ十LX,一LX,
DCX,NZX,DAX…・・・がデ−タプスDTBを
経てデータ処理装置CPU内のA−レジスタACCに謙
込まれ、その後STORE命令により所定のメモリに格
納される。このときX軸入力データのうち十LXのビッ
ト内容のみ変化し他のビット内容は変化しない。他の入
力データについても割込みが発生するか杏かを除き全く
同様に読込みが行なわれる。次に出力データの読出し‘
こついてX軸原点復帰完了信号を例にして説明しよう。
,A13……が開き×鞠用入力データ十LX,一LX,
DCX,NZX,DAX…・・・がデ−タプスDTBを
経てデータ処理装置CPU内のA−レジスタACCに謙
込まれ、その後STORE命令により所定のメモリに格
納される。このときX軸入力データのうち十LXのビッ
ト内容のみ変化し他のビット内容は変化しない。他の入
力データについても割込みが発生するか杏かを除き全く
同様に読込みが行なわれる。次に出力データの読出し‘
こついてX軸原点復帰完了信号を例にして説明しよう。
外部操作盤から原点復帰命令が指令され、テーブルが×
軸方向に原点復帰すると×軸の原点復帰信号に割当てら
れた×軸入出力デ−タメモリの11番目のビット内容は
“1”になる。11番目のビット内容が“1”になつて
後の最初のLOAD命令により上記原点復帰データが格
納されるメモリの内容がA−レジスタACCにしOAD
される。
軸方向に原点復帰すると×軸の原点復帰信号に割当てら
れた×軸入出力デ−タメモリの11番目のビット内容は
“1”になる。11番目のビット内容が“1”になつて
後の最初のLOAD命令により上記原点復帰データが格
納されるメモリの内容がA−レジスタACCにしOAD
される。
つづいてWRITE 02
なる命令が行なわれる。
上記WRITEは出力データ議出し命令で02は×軸を
指定する第2のアドレスである。この読出し命令WRI
TE02は命令レジスタISRに格納されWRITEは
講出し線WRITELを経て、アドレスは2進数として
アドレスブスADBを経てィンタフェィス回路NF2に
供給される。×藤用デコーダXDECはアドレス02デ
コードしてその出力線02に論理“1”を出力する。か
くしてアンドゲートAI6が開きフリツプフロツプFF
Iがセットされる。フリツプフロツブFFIのセット出
力はドライバDVIをドライブしリレーR13を動作せ
しめる。この結果リレーR13の接点r13は閉じラン
プImpXが点灯し×軸の原点復帰完了がオペレータに
知らされる。第3図においてィンタフェィス回路INF
2は1枚の大型ICプリント坂上に組み込まれたものと
して示したが現実には入出力データ数は非常に多くィン
タフェィス回路INF2は1枚の大型プリント板には実
装できない。ここで第3図のィンタフェイス回路mF2
を考察すれば、X軸、Y軸、Z軸について独立にィンタ
フェィス回路を構成して各々全く同一のプリント板で構
成することができる。すなわち、X軸用のプリント板に
アンドゲートAO1,A04,A07,AI0,A13
,A16;インバータINI;フリツプフロツプFFI
;レシーバRC1,RC4,RC7,RCI 0,RC
13;ドライバDVI;アドレスデコーダXDECを実
装、配線し、同様にY髄用、Z軸用のプリント板に実装
、配線すれば各軸のプリント板は全く同一の構成となる
。
指定する第2のアドレスである。この読出し命令WRI
TE02は命令レジスタISRに格納されWRITEは
講出し線WRITELを経て、アドレスは2進数として
アドレスブスADBを経てィンタフェィス回路NF2に
供給される。×藤用デコーダXDECはアドレス02デ
コードしてその出力線02に論理“1”を出力する。か
くしてアンドゲートAI6が開きフリツプフロツプFF
Iがセットされる。フリツプフロツブFFIのセット出
力はドライバDVIをドライブしリレーR13を動作せ
しめる。この結果リレーR13の接点r13は閉じラン
プImpXが点灯し×軸の原点復帰完了がオペレータに
知らされる。第3図においてィンタフェィス回路INF
2は1枚の大型ICプリント坂上に組み込まれたものと
して示したが現実には入出力データ数は非常に多くィン
タフェィス回路INF2は1枚の大型プリント板には実
装できない。ここで第3図のィンタフェイス回路mF2
を考察すれば、X軸、Y軸、Z軸について独立にィンタ
フェィス回路を構成して各々全く同一のプリント板で構
成することができる。すなわち、X軸用のプリント板に
アンドゲートAO1,A04,A07,AI0,A13
,A16;インバータINI;フリツプフロツプFFI
;レシーバRC1,RC4,RC7,RCI 0,RC
13;ドライバDVI;アドレスデコーダXDECを実
装、配線し、同様にY髄用、Z軸用のプリント板に実装
、配線すれば各軸のプリント板は全く同一の構成となる
。
第4図は第3図のィンタフヱィス回路INF2をX軸用
ィンタフェィス回路XINF2、Y軸用ィンタフェイス
回路YINF2、Z軸用ィンタフェィス回路aNF2に
分離して構成した場合のコンピュータNCシステムのブ
ロック図であり第3図と同一部分には同一記号を付して
いる。
ィンタフェィス回路XINF2、Y軸用ィンタフェイス
回路YINF2、Z軸用ィンタフェィス回路aNF2に
分離して構成した場合のコンピュータNCシステムのブ
ロック図であり第3図と同一部分には同一記号を付して
いる。
×軸、Y軸、Z軸のィンタフェイス回路XINF2〜Z
NF2は各々全く同一のパターンとICの実装とを備え
るICプリント板となるから任意の軸についてのICプ
リント板を設計すれば、そのプリント板はそのま)他の
軸のインタフェイス回路用プリント板として使用できI
Cプリント板の設計が簡略化し、プリント板を標準化で
きる。
NF2は各々全く同一のパターンとICの実装とを備え
るICプリント板となるから任意の軸についてのICプ
リント板を設計すれば、そのプリント板はそのま)他の
軸のインタフェイス回路用プリント板として使用できI
Cプリント板の設計が簡略化し、プリント板を標準化で
きる。
又、制御軸が追加しても、その制御軸についてのにプリ
ント板を用意するだけで、新たにICプリント板を設計
することなく簡単に制御軸の付加が可能で拡張性の広い
システムを構成できる。尚、上記にプリント板を×、Y
の2軸分のィンタフェィス回路を構成するようにしても
よいことは当然である。以上から、本発明によれば、ィ
ンタフェィス回路のICプリント板の設計が簡便であり
、付加軸についての拡張性があり、又記憶装置内のメモ
リー使用効率が良いという効果を奏するものである。
ント板を用意するだけで、新たにICプリント板を設計
することなく簡単に制御軸の付加が可能で拡張性の広い
システムを構成できる。尚、上記にプリント板を×、Y
の2軸分のィンタフェィス回路を構成するようにしても
よいことは当然である。以上から、本発明によれば、ィ
ンタフェィス回路のICプリント板の設計が簡便であり
、付加軸についての拡張性があり、又記憶装置内のメモ
リー使用効率が良いという効果を奏するものである。
第1図はコンピュータNCのシステムを示すブロック図
、第2図は本発明による入出力データのメモリへの割付
けを示す図、第3図はコンピュータNCのシステムを示
すブ。 ツク図の詳細図、第4図は本発明によるコンピュータN
Cのシステムを示すブロック図である。図中、MCH‘
ま外部操作盤、INF,,INF2はインタフェイス回
路、CPUはデータ処理装置、M旧肌ま記憶装置である
。矛1図オ2図 図 ごご 叉 オ4図
、第2図は本発明による入出力データのメモリへの割付
けを示す図、第3図はコンピュータNCのシステムを示
すブ。 ツク図の詳細図、第4図は本発明によるコンピュータN
Cのシステムを示すブロック図である。図中、MCH‘
ま外部操作盤、INF,,INF2はインタフェイス回
路、CPUはデータ処理装置、M旧肌ま記憶装置である
。矛1図オ2図 図 ごご 叉 オ4図
Claims (1)
- 1 記憶装置を備えたコンピユータを内蔵し該コンピユ
ータに印加され又は該コンピユータから送出される入出
力データの授受を行なうインタフエイス回路を備え、2
以上の軸を有する機械を制御する数値制御装置であつて
、前記入出力データは機械の各軸ごとに互いに同一の意
味をもつ複数個のデータよりなるものにおいて、前記コ
ンピユータとインタフエイス回路間は授受される入出力
用のデータブスと入出力すべきデータの属する軸を指定
するアドレスブスと入出力命令線とで結合され、前記コ
ンピユータの記憶装置の入出力データ用メモリを各軸ご
とに区分し、第1の軸に指定された前記メモリのワード
を構成する各ビツトに第1の軸の入出力データを記憶せ
しめ、他の軸に指定されたメモリのワードを構成する各
ビツトに他の軸の入出力データを記憶せしめ、かつ第1
の軸の入出力データと同意味を有する入出力データを第
1の軸用の各ビツトと同じビツト位置に記憶せしめ、更
に同一の意味を有する特定の各軸データを選択的に前記
データブス上の特定の線路に供給し得る如くなした選択
手段を設けるとともに前記アドレスブス上に指令された
軸アドレスに応答して前記選択手段を作動して指令され
た軸のデータを前記データブスの特定線路に供給せしめ
るデコード手段を設けたことを特徴とする数値制御装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49038250A JPS605969B2 (ja) | 1974-04-04 | 1974-04-04 | 数値制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49038250A JPS605969B2 (ja) | 1974-04-04 | 1974-04-04 | 数値制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS50130985A JPS50130985A (ja) | 1975-10-16 |
JPS605969B2 true JPS605969B2 (ja) | 1985-02-15 |
Family
ID=12520050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49038250A Expired JPS605969B2 (ja) | 1974-04-04 | 1974-04-04 | 数値制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS605969B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61125869U (ja) * | 1985-01-28 | 1986-08-07 | ||
JPH0371966U (ja) * | 1989-11-01 | 1991-07-19 |
-
1974
- 1974-04-04 JP JP49038250A patent/JPS605969B2/ja not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61125869U (ja) * | 1985-01-28 | 1986-08-07 | ||
JPH0371966U (ja) * | 1989-11-01 | 1991-07-19 |
Also Published As
Publication number | Publication date |
---|---|
JPS50130985A (ja) | 1975-10-16 |
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