JPS60557A - Dma control system - Google Patents
Dma control systemInfo
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- JPS60557A JPS60557A JP10864583A JP10864583A JPS60557A JP S60557 A JPS60557 A JP S60557A JP 10864583 A JP10864583 A JP 10864583A JP 10864583 A JP10864583 A JP 10864583A JP S60557 A JPS60557 A JP S60557A
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- bus
- request
- channel
- counter
- bus request
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
Description
【発明の詳細な説明】
発明の技術分野
本発明は、チャネルとメモリ間で行うＤＭＡ （ダイレ
クト・メモリ・アクセス）の制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a control method for DMA (direct memory access) performed between a channel and a memory.
従来技術と問題点
メモリに対するフェッチ／ストアデータは多量であるこ
とが多く、このため１回のバス要求で複数回データ転送
をするローカルバースト方式が採用される傾向にある。Prior Art and Problems There is often a large amount of data fetched/stored in memory, and for this reason there is a tendency to adopt a local burst method in which data is transferred multiple times with one bus request.
ローカルバーストを実現する方法として従来、（１）イ
ンターレースモードによる方法や、（２）インターレー
スモードではなしにチャネルに最高プライオリティを与
える方法、などがある。第１図は上記（１１のインター
レースモードによる方法の説明用タイムチャートである
。この方法ではバス線上にＢｕｓｙ （ビジー）信号線
を持ち、ローカルバーストを行うチャネル装置はバス要
求を上げてバス占有許可を受信するとＢｕｓｙ信号を出
し、他のチャネル装置によるバス占有を禁止する。Conventional methods for realizing local bursts include (1) a method using interlace mode, and (2) a method of giving the highest priority to a channel without using interlace mode. FIG. 1 is a time chart for explaining the method using the interlace mode mentioned above (11). In this method, the bus line has a Busy signal line, and the channel device that performs local burst raises the bus request and is granted bus occupancy. When it receives this, it issues a Busy signal and prohibits other channel devices from occupying the bus.
従って複数のチャネル装置がバス線上で衝突することは
なく、またビジー信号を止めるまでＤＭＡを行なうこと
ができる即ちローカルバーストを実現できるが、バス要
求を上げてバス占有許可が来るまでの時間が比較的長く
、一方高速バスではＤＭＡに要する時間は比較的短（、
データ転送時間に比べて待ち時間が長くてデータ転送効
率が低下する。またＢｕｓｙ信号線が必要であることか
ら、バスピンが増える欠点がある。Therefore, multiple channel devices do not collide on the bus line, and DMA can be performed until the busy signal is stopped, i.e., local burst can be realized. On the other hand, on high-speed buses, the time required for DMA is relatively short (,
The waiting time is longer than the data transfer time, reducing data transfer efficiency. Furthermore, since a Busy signal line is required, there is a drawback that the number of bus pins increases.
第２図は上記（２）の方法によるタイムチャートである
。この方法ではバス線にＢｕｓｙ信号線を持つ必要はな
いが、代りに制御信号線（ＤＣチェーン：いもする接続
）上で最も遠いチャネル装置に最高のプライオリティを
与え、か−るチャネルがＤＭＡに際して他のチャネル装
置のバス要求を禁止する信号を上げ、この間にくるバス
占有許可信号でＤＭＡを所要回行なうという方法をとっ
ている。FIG. 2 is a time chart according to method (2) above. This method does not require bus lines to have a Busy signal line, but instead gives highest priority to the farthest channel device on the control signal line (DC chain) so that such channel is A method is used in which a signal is raised to inhibit a bus request from a channel device, and a bus occupancy permission signal that comes in between is used to perform the required number of DMA operations.
この方式ではローカルバーストが可能なチャネルは１シ
ス斗ム当り１チヤネルに限られ、その上、実装位置も限
定されるのでシステム設計上の汎用性が損われる恐れが
ある。In this method, the number of channels capable of local bursting is limited to one channel per system, and the mounting position is also limited, so there is a risk that versatility in system design may be impaired.
発明の目的
本発明は、インターレースモードでないシステムで、し
かも最高のプライオリティがなくともローカルバースト
を可能として、上述した従来方式の制約を除去しようと
するものである。OBJECTS OF THE INVENTION The present invention attempts to eliminate the above-mentioned limitations of the conventional system by allowing local bursting in non-interlaced systems and even without the highest priority.
発明の構成
本発明は、チャネル装置からバスを通して直接メモリを
アクセスするＤＭＡ制御方式において、共通のバスに接
続された複数のチャネル装置の１つがバス要求を出した
ときは該バス要求が該バス要求を出したチャネル装置よ
り低位のプライオリティを有する他のチャネル装置に対
するハス要求禁止信号となるよう構成し、バス要求を出
したチャネル装置はバス占有許可を予め設定した規定回
数になるまで受信しながら各バス占有許可毎に単位のデ
ータ転送を行い、またバス占有期間に高位のプライオリ
ティを有する他のチャネル装置がバス要求を出したとき
は自己のバス占有許可の取込みを中断することを特徴と
するが、以下図示の実施例を参照しながらこれを詳細に
説明する。Structure of the Invention The present invention provides a DMA control method in which a channel device directly accesses memory through a bus, and when one of a plurality of channel devices connected to a common bus issues a bus request, the bus request is The channel device that issued the bus request is configured to serve as a bus request prohibition signal to other channel devices that have a lower priority than the channel device that issued the bus request, and the channel device that issued the bus request receives bus occupancy permission for each preset number of times. A unit of data is transferred for each bus occupancy grant, and when another channel device with a higher priority issues a bus request during the bus occupancy period, the acquisition of its own bus occupancy grant is interrupted. This will be explained in detail below with reference to the illustrated embodiments.
発明の実施例
第３図〜第５図は本発明の一実施例を示す説明図で、こ
の第３図は制御手順を示すフローチャートである。同図
の「判断Ａ」はより高位のプライオリティを持つチャネ
ルからバス要求が上っているか否かを判断するステップ
、「判断Ｂ」は規定回数だけバス占有許可を受信したか
否か判断するステップ、「判断Ｃｌは規定回数だけＤＭ
Ａを実行したか否かを判断するステップである。判断Ｂ
とＣの「規定回数」は同じもので、ＤＭＡを開始する前
にプログラムもしくは設定によって指定することができ
る。Embodiment of the Invention FIGS. 3 to 5 are explanatory diagrams showing an embodiment of the present invention, and FIG. 3 is a flowchart showing a control procedure. ``Judgment A'' in the figure is a step of determining whether a bus request is coming from a channel with a higher priority, and ``Judgment B'' is a step of determining whether a bus occupancy permission has been received a specified number of times. , "Judgment Cl is DM for the specified number of times.
This is a step of determining whether or not A has been executed. Judgment B
The "prescribed number of times" of and C are the same, and can be specified by program or setting before starting DMA.
第４図は第３図のフローに従う動作を実行するＤＭＡ制
御部のブロック図、第５図はそのタイムチャートである
。第４図において１１〜１４はアンドゲート、１５．１
６はＪ−にフリップフロップ、１７はカウンタ、１８は
インバータである。FIG. 4 is a block diagram of a DMA control unit that executes operations according to the flow shown in FIG. 3, and FIG. 5 is a time chart thereof. In Fig. 4, 11 to 14 are AND gates, 15.1
6 is a flip-flop at J-, 17 is a counter, and 18 is an inverter.
動作を説明する。先ず、当該チャネルの内部要求が発注
するとフリップフロップ１５が起動されてバス要求が出
力される（Ｌレベルで）。このバス要求（出力）はより
低位のプライオリティを持つ他のチャネルもしくはＤＭ
Ａ管理部へも送られ、前者に対しては第１図のＢｕｓｙ
信号と等価な作用（バス要求禁止）を果す。このバス要
求を出力するとＣＰＵからバス占有許可が返送されるの
で、これをカウンタ１７でカウントする。アンドゲート
１１に入力するバス要求（入力）はより高位のプライオ
リティを持つチャネルからのもので（これもＬレベルで
入る）、このバス要求（入力）があるとアンドゲート１
１は閉じてバス占有許可信号を通過させない。第５図の
バス要求の破線部分などがこれに相当する。従って、こ
のアンドゲート１１により第３図の判断Ａが実行される
。Explain the operation. First, when an internal request for the channel is issued, the flip-flop 15 is activated and a bus request is output (at L level). This bus request (output) is passed to another channel or DM with a lower priority.
It is also sent to the A management department, and the Busy message in Figure 1 is sent to the former.
Acts equivalent to a signal (bus request prohibited). When this bus request is output, a bus occupancy permission is returned from the CPU, and this is counted by the counter 17. The bus request (input) input to the AND gate 11 is from a channel with a higher priority (it also enters at L level), and when this bus request (input) is received, the AND gate 1
1 is closed and does not allow the bus occupancy permission signal to pass. This corresponds to the broken line portion of the bus request in FIG. Therefore, judgment A in FIG. 3 is executed by this AND gate 11.
高位チャネルのバス要求（入力）がない状態ではアンド
ゲート１１は開いてバス占有許可信号を通し、これをア
ンドゲート１２，１３及びフリップフロップ１６へ与え
る。内部要求があるとフリップフロップ１５はセットさ
れてそのＱ出力は■］レベル、そしてカウンタ１７は１
回のバス要求で行なうＤＭＡの回数をセット返れてその
ダウンカウントが終了していない状態では出力はＬレベ
ルであるからインバータ１８の出力のＨレベル、従って
アンドゲート１３は開いてバス占有許可信号をカウンタ
１７に入力する。カウンタ１７はこのハス占有許可信号
をカウントする。カウンタ１７は予め設定された規定回
数をカウントすると終了信号ＥＮＤを発生する。この信
号ＥＮＤはインバータ１８で反転されてＬレベルになり
、ゲート１３を閉じるので、それ以上バス占有許可が入
力してもそれはカウントしない。従って、このインバー
タ１８、ゲート１３等によって第３図の判断Ｂが実行さ
れる。終了信号ＥＮＤが生じると次にハス占有許可が来
たタイミングでフリップフロップ１５はリセットされバ
ス要求（出力）が落ちるが、それまでの間はハス占有許
可がゲート１１を通過する毎にフリップフロップ１６が
起動され、ＤＭＡシーケンス起動信号が出力される。こ
の起動信号によってＤＭＡデータ転送シーケンスが１同
大行されると、フリップフロップ１６はＤＭＡシーケン
ス終了信号でリセットされ、次のバス占有許可到来でセ
ントされる態勢になる。When there is no bus request (input) for the higher channel, AND gate 11 opens and passes the bus occupancy grant signal, which is applied to AND gates 12 and 13 and flip-flop 16. When there is an internal request, the flip-flop 15 is set and its Q output becomes the ■] level, and the counter 17 becomes 1.
When the number of DMA operations to be performed in response to a bus request is set and the count is not yet completed, the output is at L level, so the output of inverter 18 is at H level. Input to counter 17. The counter 17 counts this lotus occupancy permission signal. The counter 17 generates an end signal END after counting a predetermined number of times. This signal END is inverted by the inverter 18 and becomes L level, closing the gate 13, so that even if bus occupancy permission is input any further, it will not be counted. Therefore, judgment B in FIG. 3 is executed by the inverter 18, gate 13, etc. When the end signal END occurs, the flip-flop 15 is reset and the bus request (output) drops at the next timing when the lotus occupancy permission comes, but until then, the flip-flop 16 is reset every time the lotus occupancy permission passes through the gate 11. is activated and a DMA sequence activation signal is output. When one DMA data transfer sequence is executed by this activation signal, the flip-flop 16 is reset by a DMA sequence end signal, and becomes ready to be sent when the next bus occupancy permission arrives.
第５図のタイムチャートは１回のバス要求でデータ転送
を３回行う例を示したものである。この場合はカウンタ
１７に初期値として「２」をセットし、バス占有許可が
来る毎に１ずつカウントダウンする。このようにすると
グー１−１３を通過したバス占有許可を２個カウントし
たときにカウンタ値は「０」となる。これを規定回数終
了信号ＥＮＤとする。第５図の例で２番目のバス占有許
可は高位チャネルのバス要求によるもので、これはゲー
ト１１が閉じているためカウンタ１７等の入力とはなら
ない。カウンタ１７はバス占有許可信号の立下り（後縁
）で動作し、カウンタ値が「０」となった後は変化しな
い。このため、最後（第４番目−３個目）のバス占有許
可によってフリップフロップ１５がリセットされてハス
要求（出力）が消失するときはカウンタ１７は「０」の
ままである。従って終了信号ＥＮＤはバス占有許可が規
定数に達する１個前から生じている。The time chart in FIG. 5 shows an example in which data transfer is performed three times with one bus request. In this case, "2" is set as an initial value in the counter 17, and the counter 17 is counted down by 1 each time a bus occupancy permission is received. In this way, the counter value becomes "0" when two bus occupancy permissions that have passed through Goo 1-13 are counted. This is taken as the prescribed number of times end signal END. In the example of FIG. 5, the second bus occupancy permission is due to a bus request from a higher-order channel, and since the gate 11 is closed, this does not become an input to the counter 17, etc. The counter 17 operates at the falling edge (trailing edge) of the bus occupancy permission signal, and does not change after the counter value reaches "0". Therefore, when the flip-flop 15 is reset by the last (4th - 3rd) bus occupancy permission and the lotus request (output) disappears, the counter 17 remains at "0". Therefore, the end signal END is generated one time before the number of bus occupancy permissions reaches the specified number.
発明の効果
以上述べたように本発明によれば、（１）インターレー
スモードではないのでＢｕｓｙ信号線が不要である。Effects of the Invention As described above, according to the present invention, (1) there is no need for a Busy signal line since the mode is not interlace mode.
このためバスピンを削減でき、また他のチャネル装置の
変更が不要である。（２）またローカルバーストを行う
チャネルに最高位のプライオリティを与える必要がない
ため、チャネルの実装位置に制限がない、等の利点があ
る。Therefore, the number of bus pins can be reduced and there is no need to change other channel devices. (2) Furthermore, since it is not necessary to give the highest priority to the channel that performs local bursting, there are advantages such as there are no restrictions on the mounting position of the channel.
【図面の簡単な説明】
第１図および第２図は従来のＤＭＡ制御方式の異なる例
を示す説明図、第３図〜第５図は本発明の一実施例を示
すフローチャート、ブロック図およびタイムチャートで
ある。
図中、１１はバス占有許可取込み禁止用ゲート、１４は
バス要求送出禁止ゲート、１５は内部要求記憶用フリッ
プフロップ、１６はＤＭＡシーケンス起動用フリップフ
ロップ、１７は規定回数カウンタである。
出願人 富士通株式会社
代理人弁理士 青 柳 稔
１：、Ｑ７
第１図
第３図
第４図[Brief Description of the Drawings] Figures 1 and 2 are explanatory diagrams showing different examples of conventional DMA control methods, and Figures 3 to 5 are flowcharts, block diagrams, and timing diagrams showing one embodiment of the present invention. It is a chart. In the figure, 11 is a bus occupancy permission acquisition inhibiting gate, 14 is a bus request transmission inhibiting gate, 15 is an internal request storage flip-flop, 16 is a DMA sequence activation flip-flop, and 17 is a specified number of times counter. Applicant Fujitsu Ltd. Representative Patent Attorney Minoru Aoyagi 1:, Q7 Figure 1 Figure 3 Figure 4
Claims (1)
るＤＭＡ制御方式において、共通のバスに接続された複
数のチャネル装置の１つがバス要求を出したときは該バ
ス要求が該バス要求を出したチャネル装置より低位のプ
ライオリティを有する他のチャネル装置に対するノくス
要求禁止信号となるよう構成し、バス要求を出したチャ
ネル装置はバス占有許可を予め設定した規定回数になる
まで受信しながら各バス占有許可毎に単位のデータ転送
を行い、またバス占有期間に高位のプライオリティを有
する他のチャネル装置がバス要求を出したときは自己の
バス占有許可の取込みを中断することを特徴とするＤＭ
Ａ制御方式。In a DMA control method in which a channel device directly accesses memory through a bus, when one of multiple channel devices connected to a common bus issues a bus request, the bus request is lower than the channel device that issued the bus request. The channel device that issued the bus request receives bus occupancy permission for each bus occupancy permission while receiving bus occupancy permission for a preset number of times. A DM that performs unit data transfer, and suspends acquisition of its own bus occupancy permission when another channel device with a higher priority issues a bus request during the bus occupancy period.
A control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864583A JPS60557A (en) | 1983-06-17 | 1983-06-17 | Dma control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864583A JPS60557A (en) | 1983-06-17 | 1983-06-17 | Dma control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60557A true JPS60557A (en) | 1985-01-05 |
| JPS6359179B2 JPS6359179B2 (en) | 1988-11-18 |
Family
ID=14490050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10864583A Granted JPS60557A (en) | 1983-06-17 | 1983-06-17 | Dma control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60557A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250946A (en) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | Dma control system |
| JPS6339042A (en) * | 1986-08-04 | 1988-02-19 | Nec Corp | Intertask synchronizing system for multi-task |
-
1983
- 1983-06-17 JP JP10864583A patent/JPS60557A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250946A (en) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | Dma control system |
| JPS6339042A (en) * | 1986-08-04 | 1988-02-19 | Nec Corp | Intertask synchronizing system for multi-task |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359179B2 (en) | 1988-11-18 |
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