JPS60555A - 汎用記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、コンピュータ・メモリーに関し、特にメモリ
ーを修正することな（異なるタイミング要件を有する異
なるコンピュータ・システムと共に作動するようにある
メモリーを構成することができ、またコンピュータから
異なるメモリー・モジュールに対するタイミング信号の
修正を必要とすることな（、異なるタイミング特性要件
のメモリーチップを処理するいくつかのメモリｍ−モジ
ュールが同じコンピュータと共に使用することができる
形式のコンピュータ・メモリーに関する。

はとんどの大手のコンピュータ製造企業は、種々の容量
および演算速度を有するい（つかの異なる形式のコンピ
ュータを製造している。一般に、異なる各コンピュータ
形式に対するメモリー・システムは、メモリーが使用さ
れるべき特定のコノピユータ用として構成されている。

このようなコンピュータ・システムの設計においては、
選定された特定のメモリーの要件は、情報の読出しおよ
び書込みに必要なタイミング信号をメモリー・モジュー
ルに提供するように、コンピュータ・メモリーのインタ
ーフェースまたはメモリー−コントローラを設計するこ
とによって満たされている。

一般に、このようなメモリーはこの１つのコンピュータ
に対して使用することができるが、異なるタイミング特
性を有する他のコノピユータにおける使用に供すること
はできない。

多くの従来技術のメモリー・システムにおいては、もし
２つのワードがある特定のメモリー・モジュールにおけ
る異なるアドレス場所から１１＠次読出される場合に、
２番目のワードのアドレス指定のためには最初の読出し
に必要とされた時間と同じ遅延時間をとることが必要で
あった。

本発明の目的は、斬新な改善されたコンピューターメモ
リー素子の提供にある。

本発明の別の目的は、各メモリーｅモジュールがどのコ
ンピュータと接続されるかとは無関係に、その最適演算
速度において演算する形式の斬新な改善されたコンピュ
ータ・メモリー素子の提供にある。

本発明の更に別の目的は、異なる演算速度を有するメモ
リー・モジュールが異なるモジュールに対ｊるコンピュ
ータの信号のタイミングを調整することな（同じコンピ
ュータと関連して使用することができるコンピュータ・
メモリー素子の提供にある。

本発明によるコンピューターメモリーは、１つのメモリ
ー・アドレス・バス、１つのデータ・ノくス、および下
記の信号を含む９つの制御信号回線を営むものである。

即ち、 ＡＮＹ　Ｒ（ＪＷ　ＡＤＲＥＳＳ　５ＴＲＣ）ＨＥＲＥ
ＦＲＥＳＨ ＬＯＡＤ　ＤＡＴＡ　ＩＮ　ＥＶＥＮ ＬＯＡＤ　ＤＡＴＡ　ＩＮ　０ＤＤ ＤＡＴＡ　ＯＵＴ　５ＴＲＯＢＥ ＤＲｆｆＥ　ＤＡＴＡ　０１ＪＴ　ＥＶＥＮＤＲＩＶＥ
　ＤＡＴＡ　０ＩＪＴ　０ＤＤＰＲＥＣｆ−ＩＡＲＧＥ ＡＤＤＲＥＳＳ　５ＴＲＯＢＥ 更に、メモリー・コントローラからのメモリー〇クロッ
ク信号はメモリー素子における全てのメモリー・モジュ
ールをクロックするため使用される。このメモリー−コ
ントローラは、コンピュータの中央演算処理装置と連絡
し、あるいはまた１つのシステム・データ・バス、１つ
のシステム會アドレス・バス、およびメモリー〇モジュ
ールの制御のため使用される信号を最終的に生成する６
つの制御信号により他のメモリー・サービスの要求側と
連絡する。信号ＡＤＤＲＥＳＳ　ＳＴＲＯＢｇ　の受取
りと同時に、メモリー・モジュールにおける遅延回線が
選択されたメモリー・モジュールの全てのメモリー素子
に対する信号ＡＤＤＲＥＳＳＩＤ多重化を制御する。史
に、信号ＡＤＤＲＥＳＳ　５ＴＲＩＪＢＥ　は、同時に
システムにおける全てのアドレス・ラッチを可能状態Ｋ
ｊる。信号ＬＯＡＤ　ＤＡＴＡ　ＩＮ　、ＥＶＥＮ　ハ
メモリー・データ・バス上のどんな信号でも偶数データ
・レジスタに対してクロックし、更に別の遅延回線を経
て選択されたメモリー・モジュールのメモリー要素に対
して与えられる書込み可能偶数信号を生成する。

信号ＬＯＡＤ　ＤＡＴＡ　ＩＮ　ＯＤＤは、奇数データ
・レジスタを制御し、選択されたメモリー・モジュール
のメモリー要素に対する書込み可能奇数信号を生成する
。

信号ＤＡＴＡ　ＯＵＴ　５ＴＲＩＪＢＥは、メモリー〇
システムの全てのメモリーのモジュールにおける奇数と
偶数の両方の出力データ・ラッチを可能状態にする。選
択されたメモリー・モジュールの出力データ・ラッチは
、他のメモリー・モジュールにおける他のこのような全
てのラッチより長いラッチ条件に保持される。

信号ＤＲＩＶＥ　ＤＡＴＡ　０１ＪＴ　ＥＶＥＮ＋！、
選択されタメモリー・モジュールの偶数出力データ・ラ
ッチからの情報をメモリー・データ・バス上に置（。

同様に、信号ＤＲＩＶＥ　ＤＡＴＡ　ＯＵＴ　ＯＤＤは
、選択されたメモリー〇モジュールの奇数出力データ・
ラッチからの信号をメモリー・データ・バス上に置（。

信号Ｐ用℃出真死は、選択されたメモリー・モジュール
のメモリー要素の回復のためのある特性時間が満了して
行が１１＠次２回アドレス指定されるまで、ある選択さ
れたモジュールの同じ行が再び始動することを阻止する
。

信号ＲＥＦＲＥＳＨは、メモリー素子の全ての要素に対
する信号ＲＯＷ　ＡＤＤＲＥＳＳ　５ＴＲＯＢＥ　（Ｒ
ＡＳ）を生じる。

信号ＡＮＹ　Ｒ（眉ＡＤＤ部ＳＳＳ封迫ＨＥは選択され
たメモリー・モジュールにより生成されてこれが始動し
たことを表示する。このように、あるアドレスのストロ
ーブが生成された後、メモリー・コントローラは、信号
ＡＮＹ　ＲＩＪＷ　ＡＤＤ肚ＳＳ　ＳＴ扱用Ｅが前記コ
ントローラにより受取られるまでメモリー・モジュール
に対する如何なる順次制御信号も生じない。

本発明の斬新な特徴については頭書の特許請求の範囲に
おいて特に記述したが、本発明については、その構成お
よび内容の双方に関して、図面との関連において以下の
詳細な記述を照合すれば他の主題および特徴と共に更に
よく理解されよう。

図面においては同じ照合番号が類似の部分を表示する。

第１図に示される如きコンピュータ・システムは、多く
のメモリー・モジュールと相互に連結された中央演算処
理装置（ＣＰＵ）およびメモリー・コノトローラを含む
い（つかのコンピューｐｔｔ有−’ｒる。この場合はメ
モリーの要求側であるＣＰＵは、メモリー・コントロー
ラに対して、情報を与えかつメモリー、・コントローラ
から情報を受取るためのシステム・データ・バス経路と
、メモリー・コントローラに対してアドレスを指定する
ためのシステム・アドレスｅバスと、６つの制御信号Ｍ
（Ｉ）ＭｄおよびＭＣ２からなる信号グループを与える
。

メモリー−コントローラ２３は、メモリー・データ・バ
ス１８とアドレス・バス１９に沿ってメモリー・モジュ
ールと連絡する。メモリー−データバス１８は６９ビツ
トの両方向データ・バスであるが、アドレス・バス１９
は６２ピツトの両方向アドレス・バスである。メモリー
・コントローラは、メモリー・モジュールに対して送出
される８つの信号およびメモリー・モジュールから受取
った１つの信号の使用によりメモリー・モジュールに関
する制御を行なう。この８つの信号とは下記の如くであ
る。即ち、厄Ｆ肛ＳＩ（、ＬＯ，知ＤＡＴＡ　ＩＮＥＶ
ＥＮ　、加ＡＤ　ＤＡＴＡ　ＩＮ　ＯＤＤ　、　ＤＡＴ
Ａ　０ｔＪＴ　５ＴＲＯＢＥ−ＤＲＩＶＥ　ＤＡＴＡ　
ＯＵＴ　ＥＶＥＮ％ＤＢ、ＩＶＥ　ＤＡＴＡ　０ｔＪＴ
　ＯＤＤ、ＰＲＥＣ凧冊Ｅおよび、卸り肚ＳＳ　５ＴＲ
ＯＢＥである。メモリー・モジュールからメモリー・コ
ントローラに対して送出される信号はＡＮＹ　［）Ｗ　
ＡＤＤＲＥＳＳＳＴＲＩＪＢＥである。

信号Ｍ）ＤＲｇＳＳ　５ＴＲＩＪＢＥは、メモリー・モ
ジュールを始動し、アドレス・パス上のアドレス指定て
のメモリー・モジュールに対してラッチする。メモリー
・アドレス・バス上のアドレス・ビットの６つにより表
示される選択されたメモリー・モジュ　／’は（７信号
ＡＪＪＤＲＥＳＳ　ＳＴＲＯＢｇ　を用いて選択された
モジュールにおける各メモリー要素に対する行アドレス
・ストローブ信号を生じ、また遅延回線を経て信号ＣＯ
ＬＵＭＮ　ＡＤＤＲＥＳＳ　５ＴＲＩＪＢＥ　（ＣＡＳ
）を生じる。ある遅延時間の後、信号ＡＤＤＭＳＳＳＴ
ＲＯＢＥもまた選択されたメモリー・モジュールにおい
て信号ＡＮＹＲ調ＡＤＤＲ［弼Ｓ　５ＴＲＯＢＥを生じ
る。信号Ｐ川ＥＣＨＡＲＧＥは、このモジュールに世る
メモリー要素の同じ行が連続して２回アドレス指定され
た場合にのみ、メモリー・モジュールの作動を遅延させ
る。この遅れは、メモリー要素が再び作用状態となるに
充分なだけでよい。信号ＤＢ、Ｉ　ＶＥＤＡＴＡ　ＯＵ
Ｔ　ＯＤＤおよびＤＲＩＶＥ　ＤＡＴＡ　ＯＵＴ　ＥＶ
ＥＮはどの組の出力データ・ラッチがメモリー・バス１
８に対して接続されるかを選択する。信号ＤＡＴＡＯＴ
ＪＴ　５ＴＲＯＢＥは、メモリーΦシステムの全てのメ
モリー・モジュールにおける全ての出力データーラッチ
の出力をラッチする。信号ＬＯＡＤＤＡＴＡ　ｌＮ０Ｄ
ＤおよびＬＯＡＤ　ＩＮ　ＥＶＥＮハ、入カデータ・ラ
ッチのどの２組がメモリー・バス１８に対して接続され
るかを選択する。信号ＲＥＦ：ＲＥＳＥ（＋Ｌ　メモＩ
Ｊ　−システムにおける全てのメモリー・モジュールの
全てのメモリー要素において行アドレス−ストローブな
生じる。唯１つのメモリー〇コントローラから示される
任意の別の信号は、メモリー−モジュールの作動を禁止
する信号ＩＮＩ−（ＩＢＩＴ　ＳＥＩ、釦Ｔであり、も
し他の周辺素子の操作の間メモリーにおける情報が不適
正にアドレス指定されることを保護するために他の周辺
素子がアドレス指定される場合に一般に使用されること
になる。

第２図はあるメモリー要素のブロック図を示している。

アドレス・バス１９の７つのビットがモジュール選択ハ
ス（ＭＳＬバス）２１に浦ってモジュール選択ロジック
１と接続されている。信号ＩＮＨＩＢＩＴ　５ＥＬＥＣ
Ｔ　（ＩＮＨ８ＥＬ）　もまた、使用禁止信号として全
てのメモリー・モジュールの全てのモジュール選択ロジ
ック要素に対して接続されている。メモリーの７つのビ
ットがモジュール選択ロジック１におけるプリセット情
報と対応する場合ニハ、信号ＭＯＤＵＬＥ　５ＥＬ（、
”ｒ　（ＭＪＤＳＥＩ、）　が生成される。この信号Ｐ
ＪＫＪＤｓＥＬは信号ＰＲＩＩＥＣ，田上ＧＥ（ＰＲＥ
ＣＨＧ）と共にメモリープリチャージΦロジック２４に
対し接続されている。もし前のメモリーサイクルにおい
て選択されたものと異なるメモリーの行が選択されつつ
あるならば、信号ＳＥＴ川Ｗ　ＡＤＤＲＥＳＳ　５ＴＲ
ＯＢＥ　（ＳＥＴＲＡＳ）　がメモリープリチャージ・
ロジックによって生成される。さもなければ、信号ＰＲ
ＥＣＨＡＲＧＥがこれを解除するまで信号５ＥＴＲＡＳ
が遅延させられる。メモリー・アドレス・バス１９０２
つのビットは面選択ロジック・バス（ＰＳＩ、バス）２
２を経て面選択ロジック２０に接続される。この面選択
ロジックの出方は、アレー・ドライバ１３．１４に対し
て接続される。面選択ロジックからの信号は、どのメモ
リー面が読出し操作の間選択されてアレー・ドライバ１
４から信号ＲＩＪＷ　ＡＤＤＲＥＳＳ　５ＴＲＩＪＢＥ
　（ＲＡＳ）オよび信号ＣＯＬＵＭＮ　ＡＤＤＲＥＳＳ
　５ＴＲＯＢＥ　＜Ｃ＃幻を受取り、どの面がアレー・
ドライバ１６から書込み可能信号を受取るかを判定する
。信号ＲＡＳは、信号ＡＤＤＲＥＳＳ　５ＴＲＯＢＥの
結果として選択されたメモリー・モジュールの制御レジ
スタ１０において常に生成される。遅延回線１１は信号
ＲＡＳを遅らせて信号ＣＯＬｔＪＭＮ　ＡＤＤＲＥＳＳ
　５ＴＲＯＢＥ　Ａｔ）ＤＲＥＳＳ（ＣＡＳ　ＡＤＲ）
および信号ＣＯＬＩＪＭＮ　ＡＤＤＲＥＳＳ　５ＴＲＯ
ＢＥ（ＣＡＳ　）を生じる。信号ＡＤＤ用ＥＳＳ　ＬＡ
ＴＣＨ（ＡＤＲｆｆＣＨ）は、制御レジスタ１０におけ
る他の信号ＡＤＤＲＥＳ３Ｓ’ｒ７ＲＣ）ＢＥの結果と
して生成される。信号ＡＤＲＬＴＣＨは、メモリー−シ
ステムにおける全てのメモリーモジュールのアドレス・
ラッチ６をラッチする。

行および列アドレスは同時にラッチされる。遅延回線１
１により生じる遅延に続いて、信号ＣＡＳＡＤＲは、最
初にアレー・ドライバ１５を介してメモリー・７Ｌ／−
１６，１７に対して接続される行アドレスに列アドレス
が続（ように、アドレス・マルチプレクサ４の切換えを
行なう。

メモリー要素は、一連の奇数行即ち面と一連の偶数行即
ち面に分割される。メモリーの偶数の半部１６および奇
数半部１７は、書込み操作の間型々にアクセスすること
ができる。しかし、読出し操作の間、メモリー出力の奇
数および偶数の両方の半部は、データ出力ラッチ７と８
に対して３９ビツト・ワードを出力する。ラッチ７と８
は、信号データｅアウト・ストローブ（ＩＸＪＵＴＳＴ
Ｂ　）　に応答して制御レジスタ１０に生じた信号デー
タｅアウト・ラッチ（ＤＯＴＪＴＬＴＣＨ）に応答して
作動する。メモリーにおける所要のワードの場所に従っ
て、信号ＤＲＩＶＶＥ　ＤＡＴＡ　ＯＵＴ　ＥＶＥＮ（
ＤＤＯＩ　）まタハＤＲＩＶＥ　ＤＡＴＡ　ＯＵＴ　Ｏ
ＤＤ　（ＤＤＯｌ　）がメモリー・コントローラ２６に
よりアクセスされることになる。

次の信号メモリー〇クロック（矧彊αＫ）と同時に、偶
数データ出力ラッチ７および右奇数データ出力ラッチ８
の一方が信号ＤＤ１またはその反転バージョンによりそ
の出力を可能状態にする。クロックされた信号ＤＤＯ１
またはＤＤＯ２のいずれか一方が信号ＤＲＩ■ＸＪＵＴ
を生じて選択されたラッチからデータ・バスに対し又付
勢する。メモリー読出しサイクルの間、もし６２の情報
ビットおよび７つのエラー補正ビットを含む２つの順次
の６９ビツト・ワードを生じることが要求されると、信
号ＡＤＤＲＥＳＳ　５ＴＲＯＢＥ　オよび信号ＤＯＵＴ
ＳＴＢ　および信号ＤＲＶＤＯＵＴ　Ｏまタハ信号ＤＲ
Ｖｆ）ＵＩＪＴ　１と共に、アドレスがメモリー・モジ
ュールに対して与えられる。データ出力ラッチの一方の
出力がメモリーデータ・バス１８上に使用可能状態とな
ると直ちに、信号ＤＲＶＤＯｔＪＴ　が反転されて他の
ラッチからの他の出力ワードをメモリーアレーに対して
＋Ｊ勢する。その間、出力ラッチがあるラッチされた状
態にあるため、別のアドレスおよびアドレス−ストロー
ブ信号が同じモジュールに対して送出することかでき、
前の２つのワードの最後のもののメモリー・データ・バ
スに対する設定に続いて、前記メモリー〇アレー〇両半
部をしてデータ出力ラッチに対しラッチされる別のデー
タ・ワードを出力させる。データ出力ラッチからの２番
目の２ワードの内容は、即時メモリー−データーバス１
８上に順次設定するため使用可能である。このよ５に、
４つの６９ビツト争ワードは、メモリー・バス上の最初
のワードの設定と干渉し得る２番目の行および列のアド
レス・ストローブの強制に先立って最初に要求されたワ
ードの全ての内容を読出させるため、他のメそり−にお
ける慣例的なワード間に通常遅延を生じることな（、メ
モリーから順次読出すことができる。更に、最後の出方
ワードは、メモリー−コントローラ２６がコンピュータ
ニヨリ命令すれて信号ＤＯＵＴＳＴＢ　オヨびＤＲＶＤ
ＯＵＴの強制を除去するまで、最後の出力ワードがメモ
リー・データ嗜バス上に使用可能状態を維持させられる
ことになる。従って、メモリーはその能カ一杯に作動す
ることができるが、早いか遅いいずれかのコンピュータ
によって使用することもできる。

書込みサイクルの間、コントローラは、信号ＡＤＤ部Ｓ
Ｓ　５ＴＲＯＢＥ、データーバス１８に読込まれるべき
情報ワード、および信号ＬＯＡＤ　ＤＡＴＡ　ｌＮ０Ｄ
Ｄ（ＬＤＤＩＮＩ　）　マタ＆［号ＬＯＡＤ　ＤＡＴＡ
　ＩＮ　ＥＶＥＮ（ＬＤＤＩＮ　Ｏ）と共に、アドレス
・バス１９に沼ってメモリー中アドレスを転送する。行
および列の信号ＡＪ）ＤＲＥＳＳ　５ＴＲＩＪＢＥは読
出しサイクルの間と正確に同じ方法でメモリー・モジュ
ール内に生成され、この記憶場所における２つのワード
はメモリーの両方の半部から読出される。しかし、ワー
ドはデータ出力ラッチに対してラッチされない。これに
続いて、コントローラからの信号ＬＤＤＩＮ　Ｏまたは
ＬＤＤＩＮ　１はディジタル遅延回線１２を介して信号
ＤＡＴＡ　ＩＮ　ＥＶＥＮ　ＣＬＯＬ’Ｋ　（ＤＩＮＯ
ＣＩ、Ｋ）　またはＤＡＴＡ　ＩＮ　ＯＤＤ　ＣＩｊＪ
ＣＫ　（ＤＩＮＩＣＬＫ）　ヲ生成ｊ７；＋。

この生成された信号は、入力バッファ２を介してデータ
・イン・レジスタ５またはデータ・イン・レジスタ６に
対してデータ・バスからのデータをするクロックする。

もし、例えば、信号ＤＩＮ（ＪＣＩ、Ｋが信号ＬＤＤＩ
ＮＯの結果として生成されるならば、メモリー・データ
・バス１８上のデータ・ワードはレジスタ５におけるデ
ータにロードされ、メモリーアレー１６の偶数半部に使
用可能にされる。

遅延回線１２もまた、信号ＬＤＤＩＮＯマタ＆＠　ＬＤ
ｆ、ＩＩＮＩのいずれがコントローラ２６により送出さ
れるかに従って信号ＷＲＩＴＥ器超ＬＢ　ＥＶ器および
■ＩＴＥ器仙１．Ｅ　ＯＤＤを生じる。信号ＷＲＩＴＥ
器卸ＬＥはアレー・ドライバ１６に対して送られ、ここ
でこれら信号は面選択ロジック２０の出力によりゲート
されて選択されたモジュールにおけるメモリー要素の選
択された半部に対する信号ＷＲＩＴＥ　ＥＮＡＢＬＥを
生成する、 コントローラ２６からのタロツク信号（ＭＣＬＫ）はイ
ンバータ６８により反転されて信号ＭＥＭＣｈＫを形＃
ｊ、−ｓ−る。信号ｍＣＬＫおよびその反転された形態
のＭＥＭＣＩ、には、メモリー・モジュール全体にわた
って使用され、多（のメモリー要素ヲクロツクする。第
６図に示されるように、信号ＭＥＭＣＩ、にはＤフリラ
グフロツブ６０をクロックするため使用される。Ｄフリ
ップフロップ６０のＤ人力ターミナルはインバータ６６
から信号ＡＤＲ８ＴＶを受取り、この信号を信号ＭＥＭ
ＣＩ、にと同期させてアドレス・ラッチ信号ＡＩ）ＲＬ
ＴＣＨを形成する。この信号ＡＤＲＬＴＣＨは、アドレ
ス・バス１９からラッチ４６゜４４．４５および４６に
対してアドレス・ラッチ信号ＰＡ１２乃至ＰＡ２７をラ
ッチする。ラッチ４６と４４は行アドレスを含むが、ラ
ッチ４５と４６はメモリー・モジュールにおける６９ピ
ツトのメモリーのワードのある特定の対の列アドレスを
保有する。各メモリー・モジュールにおけるこのような
全てのラッチは、読出しまたは書込みメモリー・サイク
ルの間付勢される。はとんどのメモリー素子における如
く、行および列のアドレスはメモリー要素またはチップ
に内蔵されなければならない。ラッチ４３．４４．４５
および４６は、第２図におけるブロック図のアドレス会
ラッチ６と対応している。ランチ４６０４つの行アドレ
ス出力信号（ＲＡＤＯ、ＲＡＤ　１　、　ＲＡＤ２およ
び沿山６）はマルチプレクサ４７のｒＡＪ入カタカター
ミナル続されるが、ラッチ４５かもの４つの列アドレス
信号（ＣＡＤＯ、ＣＡＤｌ　オヨびＣＡＤ６）ハコノマ
ルチフレクサのｒＢＪ入カタカターミナルして接続され
ている。ラッチ４４からの４つの行アドレス信号（ＲＡ
Ｄ４　、　ＲＡＬ）５　、ＲＡＩ）６およびＲＡＤ７　
）　ｋｔ　マ＃　チプｖｙす４８の「Ａ」入力側と接続
されるが、ラッチ４６からの４つの列アドレス信号（Ｃ
ＡＤ４　、　ＣＡＤ５　、　ＣＡＤ６およびＣＡＤ７）
はマルチプレクサ４８のｒＢＪ入力ターミナルと接続さ
れている。最初に、マルｆプ４４からの行アドレス信号
と対応する。第４図の遅延回想５０からの信号列アドレ
ス・ストローブ・アドレス（ＣＡＳＡＤＲ）の受取りと
同時に、マルチプレクサはその出力ターミナル上に列ア
ドレスを置（ためマルチプレクサはそのＢ入力に切換え
を行なう。マルチプレクサ４７．４８は第４図のマルチ
プレクサ４と対応する。

アドレス・ビットＰＡ２８はインバータ６４において反
転されて、信号行選択Ａ　（Ｒ，５ＥＬＡ）を形成する
が、アドレス・ビット信号ＰＡ２９はインバータ６５に
おいて反転されて行選択Ｂ信号（Ｒ８ＥＬＢ　）を形成
する。信号用ＥＳＬＡおよびＲＥＳＥＬＢはマルチプレ
クサ６６のｒＢＪ人カタカターミナルして接続される。

ＮＯＲゲート６９を介してフリップフロップ６０からの
信号ＡＤＲＩ、ＴＣＨはマルチプレクサ６６の「Ａ」人
力ターミナルをその出力ターミナルに対して接続するよ
うに強制する。信号ＡＤＲＬ１号の受取りに先立って、
マルチプレクサ６６の出力ターミナルＺＯおよびＺｌは
インバータ３４．３５の出力ターミナルに対して接続さ
れる。信号ＡＤＲＬＴＣＨがマルチプレクサ６６を切換
えると直ちに、このマルチプレクサのＢ入力にあった信
号Ｒ８ＥＬＡおよびＲ８ＥＬＢ／ｌ″−この時、出力タ
ーミナルＺＯおよびＺｌがマルチプレクサの入力ターミ
ナルＡＤおよびＡ１に対して再び接続されるという事実
のため出力ターミナルにおいて保持される。マルチプレ
クサ６６の出力ターミナルＺＯおよびＺｌからの信号Ｒ
ＩＪＷＳＥｈＡ　およびＲＯＷＳＥＬＢは入力ターミナ
ル・デコーダ４１に対して接続される。デコーダ４１は
、信号■児ＳＥ話およびＲ（ＪＷＳＥＬＢのある組合せ
に応答してその出力ターミナルの１つに出力信号を置く
。デコーダ４１の出力は反転された入力ＯＲゲート４０
により反転されて４つの行選択信号■υ■１１皿席２６
．Ｒ醍４５およびＲＲＯＷ６７を形成する。これら４つ
の信号は、行アドレス・ストローブ信号を選択されたメ
モリーの行即ち面におけるメモリー要素と選択的に接続
させる。再生ラッチ信号ＲＥＦＬＴＣＨもまた全ての４
つのＯＲゲート４００Å力側と接続され、その結果再生
サイクルの間あるメモリー・モジュールの全てのメモリ
ー要素を同時に行アドレス・ストローブ信号に対して接
続することができる。このＲＥＦＬＴＣＨ信号もまた、
コントローラからの再生信号ＲＥＦに応答して行選択信
号が生成号れると同じ方法でマルチプレクサ６６におい
て生成される。

第４図においては、物理的アドレス信号ＰＡＯ８゜ＰＡ
Ｏ９，ＰＡｌｏ、ＰＡｌｌ、ＰＡ１２およびＰＡ１３が
アドレス・バス１９からコンパレータ１に対して接続さ
れる。もし禁止選択信号ＩＮＩ（ＳＥＬがコントローラ
２６により強制されるならば、メモリー・システムにお
けるコンパレータの全てが使用禁止状態にされる。通常
、各メモリーΦモジュールにおけるコンパレータは、も
しアドレスの組合せがコンパレータ１に記憶されたアド
レスと対応するならば、アドレス信号の異なる組合せに
応答してモジュール選択信号ＭＯＤＳＥＬを生成する。

信号ＭＯＤＳＥＬは行選択信号と同じようにマルチプレ
クサ３乙に対して接続され、これによりマルチプレクサ
６６からＭＵＤ選択ラッチ信号（ＭＯＤＳＥＩ、ｌ、Ｔ
Ｃｉ（）　ヲ生成するのである。

コントローラ２６からの信号ＰＲ［ＥＧ−ＩＲＱはイノ
バータフ０により反転されて信号ＰＲＥＣＨＲＧとなる
。

排他的ＯＲゲート２５．２６およびゲート２７、ならび
にＯＲ／Ａ　Ｎ　Ｄゲート２９は、第２図のプリチャー
ジ・ロジック回路２４を形成する。この回路の目的は、
もし前のメモリー・サイクルにおいて選択されたように
同じメモリー・モジュールの同じ行がその時のメモリー
−サイクルにおいて選択されるならば、メモリー要素の
行はその時のメモリー−サイクルの間ストローブされる
前に回復するに充分な時間与えられることを保証するこ
。

とである。もし前のメモリー・サイクルの間同じモジュ
ールの同じ行が選択されたものと仮定すると、排他的Ｏ
Ｒゲー）２５．２６の入力側におけル信号Ｒ３ＥＬＡオ
よびＲ８ＥＬＢ　ハ信号Ｒ８ＥＬＡＳＶおよびＲ８ＥＬ
ＢＳＶ　の記憶されたバージョンと同じものとなること
になる。信号Ｒ８ＥＩ、ＡおよびＲ８ＥＬＶは第６図の
インバータ３４．３５により与えられるが、信号１（ｓ
ＥＬＡＳＶおよびＲ３ＥＩ、ＢＳＶはアトＬ’　スｅラ
ッチ信号ＡＤＲＬＴＣＨに応答してＤフリラグフロップ
６フにより与えられる。もし信号Ｒ８ＥＬＡおよびＲｓ
ＥＬＡｓｖが同じものであり、信号ＥＬＳＥＬＢおよび
Ｒ８ＥＬＢＳＶが同じものであり、またもし同じモジュ
ールがその時の選択の直前に選択されるならば、フリッ
プフロップ６７はマルチプレクサ６６からの信号ＭＯＤ
ＳＥＩ、ＬＴＣＨＩＣ応答して信号ＭＪＤＳＥＬＳＶを
提供することになる。従って、ＡＮＤゲート２７は、信
号ＭＯＤＳＥＩ、　Ｋ応答Ｌ−（ＯＲ／ＡＮＤゲート２
９の最も下位のＯＲゲートに対して使用禁止信号を与え
るように付勢されることになる。この時、信号ＲＡＳも
またゲート２９の第３および第４の最下位のＯＲゲート
に対して使用禁止入力を与えることになる。もし前のサ
イクルからの信号ＰＲＥｃＨＲＧが依然強制されるなら
ば、ゲート２９はその出力から信号５ＥＴＲＡＳを生じ
ることができない。信号ＰＲＥＣＩ（ＲＧが終了すると
直ちに、ゲート２９の下位の２つのＯＲゲートの両方が
使用０Ｔ能状態にされる。この時点で、信号ＡＤＨ，Ｓ
ＴＢおよび■）ＤＳＦ、１１．ＴＣＩ（がその時のす・
イクルの始めに強制され、その結果信号ＰＲＥＣ…℃の
終了がゲート２９からの信号ＳＥ’１Ｉ（ＡＳを開始す
る。信号５ＥＴＲＡＳの生成に続く次の信号ＭＥＭαＸ
において、フリップフロップ６１が信号ＲＡＳおよびそ
の反転バージョンＲＡ、Ｓを生成する。マルチプレクサ
６６からの信号ＭＯＤＳＥＬＬＴＣＨと共にフリップフ
ロップ６１からの信号ＲＡＳは、ＡＮＤゲート６７をし
てコントローラ２３に対して戻される信号ＡＮＹＲＡＳ
を生成させる。信号ＲＡＳもまた、ＯＲゲート・アレー
６２を経て送られて、信号ＢＵＦＲＡＳＡおよびＢＵＦ
’ＲＡＳＢを形成する。信号ＢＵＦＲＡＳＡおよびＢＵ
Ｆ’ＲＡＳＢは論理的□に同じであり、第８図に示され
る如くバッファ・インバータ７２゜７３を介して実際の
行アドレス・ストローブ信号を生成するため使用される
。信号ＢＵＦＩ（ＡＳＡまたはＢＵＦＲＡＳＢ　は、バ
ッファ・インバータ７２および７６ならびに行選択信号
■Ｕ■１．［２３，［４５および［６７の場合と同じ他
のバッファ・インバータ（図示せず）を経てゲートされ
る。もし例えば、行０１が選択されると、バッファψイ
ンバータ７２は下記の信号を生成することになる。

即ち、ＰＯ１ＲＡＳＬＢ　、　ＰＯ１彪団、Ｍ、　ＰＯ
Ｉ　ＲＡＳＬＴ　、　ＰＯＩ　ＲＡＳＲＴ。

ＰＯＩＲＡＳＲおよびｐｏ　Ｉ　ＲＡＳＲＢ、第１０図
、第１１図、第１２図および第１６図に示されるように
、バッファ・インバータ７２からの出力信号は、メモリ
ー−モジュールの面０および１の全てのメモリー要素の
行アドレス・ストローブ（ＲＡＳ）入力ターミナルに対
して接続されている。同様に、ノ（ツファ拳インバータ
７６の出力信号は、メモリーの面２および６における行
アドレス・ストローブ入力ターミナル・メモリー要素の
全てに同じ方法で（図示せず）接続されている。メモリ
ーの行、フリップフロップ６１からの行アドレス・スト
ローブ信号はまた、遅延素子５０に対する入力でもある
。信号ＤＬＲＡＳからの最初の信号。信号ＤＩ、ＲＡＳ
はゲート・アレー６２におけるＯＲゲートの全てに対シ
接続され、信号ＢＵＦＲＡＳＡおよびＢＵＦＲＡＳＢ　
１７）期間を延長する。これはまた、第６図のＮＯＲゲ
ート６９に対して接続されて、マルチプレクサ６６がそ
の入力「Ａ」モードにある期間を延長する。

遅延素子５０からの第２の信号は、アドレスの列アドレ
ス部分に対してマルチプレクサを切換えるためマルチプ
レクサ４７および４８に対して前述の如く接続される信
号ＣＡＳＡＤＲである。遅延素子５０からＡＮＤゲート
・バッファ５２を経由する第６の信号は信号ＣＡＳＡ　
、　ＣＡＳＢおよびＣＡＢＣを生成するが、その全ては
正確に同時に強制される論理的に同じ信号である。

マルチプレクサ３６からの信号ＭＯＤＳＥＬＬＴＣＨは
フリップフロップ６７に入力されて、信号ＭＯＤＳＥＬ
ＳＶおよびその反転バーショア　ＭＬ）ＤＳＥＬＳＶを
形成する。デコーダ４１と類似のデコーダ３８は、フリ
ップフロップ６７から信号Ｒ８ＥＬＢＳＶおよびＲｓＦ
ＪＪＡＳｖ　を、また同フリッグフロツプ６７からモジ
ュールが選択される時のみ生成されるゲート信号ＭＯＤ
ＳＥＬＳＶを受取る。デコーダ６８からバッファＡＮＤ
ゲー）３９ｆｔ介して出力信号は列選択信号ＲＩＭ０１
　、ｆｌ１２３　、Ｒｆｆｉ４５および［ｌＷ６７を形
成する。信号Ｒ［０１はバッファ・インバータ７４゜７
５をゲートするため使用されるが、信号ＢＬＭ２６はバ
ッファ・インバータ７６と７７をゲートするため用いら
れる。バッファ・インバータ７４．７５は、信号■届０
１の受取りと同時に、信号ＰＯＩＣＡＳＬＴ。

ＰｏｌＣＡＳＬＢ、ＰＯＩＣＡＳＬＭ、ＰＯＩＣＡＳＲ
Ｔ、ＰＯＩＣＡＳＲおよびＰＯＩ　ＣＡＳＲＢの形態の
ＣＡＳＡおよびＣＡＳＣ信号を第１０図、第１１図、第
１２図および第１３図に示される全てのメモリー要素の
列アドレス・ストローブ・ターミナルに対して接続し、
メモリー要素のアドレス入力に関する列アドレス信号を
メモリー要素に対してストローブする。同様に、信号Ｒ
（ＪｔｉＶ２３はＣＡＳＡおよびＣＡＳＣ信号をメモリ
ー・モジュールの面２および６の全てのメモリー要素（
図示せス）の列アドレス・ストローブ・ターミナルに対
して接続する。４つの他の同じバッファ・インバータ（
図示せず）は、ＣＡＳ信号を全（同じ方法でメモリー・
モジュールの面４と５または６と７に対してゲートする
。

メモリー要素がある選択された七ジュールにある時かあ
るいは再生サイクルの間、行と列の両方のアドレスに対
するアドレス・ビットをメモリー要素のアドレス入力タ
ーミナルに対して与えるために、第６図のゲートをバッ
ファ・インバータ７８．７９．８０および８１と関連し
て用いて行および列アドレスをメモリーの面０および１
におけるメモリー要素に対して与える。ＯＲゲート５１
は、最初にコンパレータ１から信号ＭＯＤＳＥＬを受取
る。アドレス・ストローブ信号の強制に続き、マルチプ
レクサ６６はＯＲゲートの入力側に対して信号ＭＤＤＳ
ＥＬＬＴＣＨを与える。周期的に生じる再生サイクルの
間メモリー・システムにおける全てのモジュールのゲー
ト５１は、面０および１に対するアドレス−バッファを
バッファ・インバータ７８．７９．８０および８１を介
してゲートすると共に、メモリー−モジュールの全ての
他の面（図示せず）に対するバッファ・インバータ（図
示せず）をゲートするため使用される信号ＡＤＲＥＮＢ
ＡおよびＭ爪ハＢＢを生じる。

このように、行および列のアドレスはメモリーモジュー
ルによって同時に受取られ、順次メモリー要素のアドレ
ス入力ターミナルに対して接続されて、クロック信号と
独立的にあるモジュールのメモリー要素に対して最適と
なるよう計算された時間シーケンスで前記要素に対して
これらの信号を与える遅延回線を用いて要素に対してス
トローブされる。

アドレス信号およびＲＡＳおよびＣＡＳ信号に応答して
、メモリー要素は２つの６９とット・ワードを出力する
。メモリー要素に対して与えられたアドレスおよび行お
よび列アドレス・ストローブ信号（ＲＡＳおよびＯＡＳ
　）に応答して、メモリー要素はそれぞれそのアドレス
指定された場所から第５図に示される関連したラッチに
対して１ビツトを与える。偶数番目の面０．２．４およ
び６におけるメモリー要素の出力は、偶数ラッチ７に対
して接続されるが、奇数の面１．３．５および７におけ
るメモリー要素の出力は第５図の奇数出力ラッチ８０入
力に接続される。両方の６９ビツトワードはＮＡＮＤゲ
ート８２からの信号ＤＯＩＪＴＬＴＣＨによりラッチさ
れる。遅延要素５０からの信号ＣＡＳＡＤＲは通常論理
数０であり、これによりゲー、ト８６が使用可能信号を
ゲート８２に対して与れることを許容する。このように
、コントローラ２６からのデータΦアウト・ストローブ
信号（ＤＯｔＪ’ｌ５ＴＢ）がインバータ５９を通過し
てＤフリップフロップ８４に対し入力される時、次の信
号Ｍ　ＥＭＣＬＫがフリップ７０ツ１８４をして信号Ｄ
ＯＵＴＳＴＢＳＶをゲート８２の他の入力側に与えさせ
る。この信号はゲート８２を通過して信号ＤＯＵＴＬＴ
ＣＩ−１を生じる。

列アドレス・ストローブ信号（ＣＡＳＡＤＲ）が強制状
態にある場合、ＯＲゲート８６はＡＮＤゲート８２を使
用禁止状態にし、列アドレス・ストローブが終了するま
で信号ＤＯＩＪＴＬＴＣＨの生成を遅らせる、全てのメ
モリー要素からの出力信号のラッチに加えて、ラッチ７
および８もまた信号ｋｌ）ＤＳＥＩ、ＳＶ　’ｆラッチ
する。ラッチ８の出力がラッチ７の出力を可・能状態に
する信号の反転によって使用可能状態になるため、これ
らのラッチの１つの出力は常に使用可能状態にされる。

このように、一旦信号ＤＯＵＴＬＴＣＨがラッチ７およ
び８の入力を使用可能状態にすると、ラッチ７および８
０入力における信号鯨）ＤＳＥＬＳＶがこのラッチの一
方の出力における信号０ＬＤＳＥＬを生じる結果となる
。ゲート５８０入力における信号０ＬＤＳＥＬはこのゲ
ートを可能状態にして、出力データがラッチされたこと
を表示する。このように、信号■ノＵＴＳＴＢ　の受取
りと同時に、ＡＮＤゲート５８はＮＯＲゲート５６によ
って反転される信号を生じて、両方のＡＮＤゲート５５
と６１を使用可能状態にする。もし要求側が偶数のメモ
リー・ワードがラッチ７から読出されることを要求する
ならば、コントローラは信号ＤＲＶＤＯＵＴ　をゲート
６１に対して送出し、この信号はＤ７リツプフロツプ５
６に送られることになる。次の信号ＭＥＭＣＬＫにおい
て、フリップフロップ５３が信号ＤＤＯ３Ｖを生じる。

一方、もし奇数ワードが読出されると、コント占−２２
６は信号ＤＲｖＤＯＵＴ１ヲＡＮＤケート５５ニ対シテ
与エル。

フリップ７０ツブ５４は、ゲート５５の出力に応答して
、信号ＤＲＶＤＯＵＴ１の挿入に続いて次の信号ＭＥＭ
ＣＬＫにおいて信号ＤＪＪ１Ｓｖおよびその反転形態の
信号ＤＤＩＳＶを生じる。第５図においては、もし奇数
ラッチ８が読出されるならば、ＤＤＩ　ＳＶフリップフ
ロップ５４が出力可能状態信号をラッチ８に対して与え
、ラッチ８の内容をバッファ嘩インバータ９の入力ター
ミナルに置く。バッファ・インバータ９は、信号ＭＥＭ
Ｏ乃至ＭＥＭ３８の形態でメモリー・バスに対してラッ
チの内容を付勢する出力ドライバとして用いられる。も
し偶数信号がバッファ・インバータ９の入力ターミナル
に置かれるならば、フリップフロップ５４からの信号Ｄ
ＩＪＩ　ＳＶは０信号となり、これによりラッチ７の出
力な可能にする。信号ＤＤＩＳＶまたはＤＤＯ８Ｖのい
ずれか一方が、信号ＤＲＩ■■冗を生じて、バッファ・
インバータ９なしてメモリー・バス上にデータ信号を置
かせる。

メモリーの完全な書込み操作の間、信号ＤＯｔＪＴＳＴ
ＢＤＲｖＤＯ′ＵＴＯオよびＤＲＶＤＯＵＴｌ　ハコｙ
トｏ−５２３によって強制されない。その代り、信号Ａ
ＤＤＲＥＳＳ５ＴＲＯＢＥおよびＰ邪Ｃ出冊北　に加え
て、コントローラ２６は信号ＬＯＡＤ　ＤＡＴＡ　ＩＮ
　ＯＤＤまたはＬＯＡＤＤＡＴＡ　ＩＮ　ＥＶＥＮを提
供すル。信号ＬＯＡＤ　ＤＡＴＡＩＮ　ＯＤＤ　（ＬＤ
ＤＩＮｌ）および信号ＬＯＡＤ　ＤＡＴＡ　ＩＮＥＶＥ
Ｎ　（１，ＤＩ）ＩＮＯ）が７リツプフロツプ５６に接
続される。次の信号ＭＥＭαＸに応答して、フリップ７
　ｏ　ツブ５６が信号ＤＡＴＡ　ＩＮ　１５ＡＶＥ　（
ＤＩＮＩＳＶ）または信号ＤＡＴＡ　ＩＮ　ＥＶＥＮ　
（ＤＩＮＯ８Ｖ）　ノイずれか一方を生じる。これらの
信号は遅延素子６６および６６に対して接続される。信
号ＤＩＮＩＳＶに応答して、遅延素子６６は信号Ｗ加Ｄ
Ａおよび苗’ＩＪＤＢを生じる。これらの両方の信号は
同時に生成され、従って相互の論理的に相当値である。

同様に、遅延素子６６における信号ＤＩＮＯ３Ｖが信号
ＷＥＥｖＡおよびＷＥＥＶＢを生じる。

アドレス信号に加えて、コントローラはまたメモリー・
データ・バス１８上にメモリー要素のある特定のモジュ
ールにおける特定の記憶場所の奇数側または偶数側のい
ずれかに書込まれる情報ワードを送出する。メモリ一番
データーバス１８からのデータ信号がバッファ２を介し
てレジスタ８５および８６に対して接続される。レジス
タ８５は、第２図のデータ・イン・レジスタ５を形成す
る如き略々同じレジスタ（４つは図示せず）の１つであ
る。レジスタ８６は同様に、第２図のデータ・イノ・レ
ジスタ６を形成する５つの（４つは図示せス）レジスタ
の内の１つである。別のレジスタは、無論情報ワードの
残りの６０ビットを保有するため必要である。第６図に
示されるように、信号ＤＩＮＯ８Ｖがバッファ２からの
データ・ワードを直接メモリー要素のデータ入力ターミ
ナルに対してクロックする。レジスタ８５の出力は偶数
のメモリー面０．２．４および乙に対して接続されるが
、レジスタ８６の出力は信号ＤＩＮＩ　ＳＶに応答して
奇数のメモリー面１．３．５および７に対して接続され
る。読出しサイクルの間の行の選択は、メモリーの書込
みサイクルの間正確に同じ方法で行なわれる。

（コントローラの説明） コントローラ２８は、メモリー回路の制御のためにどの
ＣＰＵと共に使用されようともこれからの６ピツトの指
令入力を要求する。この６つのメモリー指令ビットＭＣ
Ｏ、ＭＣＩ　、ＭＣ２はメモリー・コントローラをして
７つの異なる制御機能を実施させ、また下記の事例に示
される如く空白の状態を生じる。即ち、 ０　０　０　Ｎ（ＪＯＰ（空白状態） ０　０　１　ＲＥＡＤＤＯＵＢＬＥＷＣＪＲＤｏ　１　
０　ＲＥＡＤＱＩＪＡＤＩＩＲＤｏ　１１　部ＡＤＩ順
ＤＩＦＹ盟ＩＴＥ１　０　０　ＷＲＩＴＥＱＵＡＤＷガ
の１　０　１　ＷＲＩＴＥ　ＤＯＵＢＬＥ　ＷＯＲＤｌ
　１　０　ＷＲＩＴＥＷＯＲＤ ｌ　１　１　ＷＲＩＴＥＢＹＴＥ 第１４図に示されるように、信号ＭＣＯ，ＭＣＩおよび
ＭＣ２はインバータ増巾器ｃ１により反転されて、信号
Ｍｅｎ、ＭＣＩおよびＭＣ２に変換される、第１５図に
おける２回組のマルチプレクサｃ２は、その人力Ａ１、
Ａ２およびＡ５上で信号ＭＣＯ、ＭＣＩ　。

ＭＣ２を受取り、常時その出力ターミナルの３つにこれ
らの信号をとのカウンタの最上位ビットに対してプリセ
ットされる如き入力信号５ＥＴＣＰＡ１　。

５ＥＴＣＰＡ２および５ＥＴＣ’ＰＡ３として与える。

もしこの装置の全てが適正に作動しつつある場合には、
カウンタＣ６に対する２つのカウント可能信号の各々が
論理数「１」となり、またカウンタＣ６はメモリー・コ
ントローラ・クロック（ＭＣＬＩＫ）信号毎にその出力
を変更することになる。カウンタＣ６の出力即ち信号Ｃ
ＰＡ１〜ＣＰＡ７およびＲＥＦＲＦ、ＳＨは２つのプロ
グラム可能読出し専用メモリー０４およびＣ５に対して
接続される。

信号５ＥＴＣＰＡＩ、５ＥＴＣＰＡ２．５ＥＴＣＰＡ３
は信号ＲＵＮＮＩＮＧ　におけるレベル「０．」に応答
して並列にカウンタＣ６にロードされる。この信号ＲＵ
ＮＮＩＮＧは、信号ＭＣＯ、ＭＣＩ　、　ｌ１ｄＣ２の
受取りに先立って論理数「０」となる。加えて、読出し
または書込みサイクル毎にこれに続いてカウンタＣ６に
より生成される次の数はＰＲＵＭＣ５をして信号ＳＥＴ
ＥＮＤを出力させる数である。信号５ＴＥＥＮＤは次の
パルスＭＣＬＫの受取りと同時に７リツプフロツプＣ６
によりラッチされて信号ＥＮＤを生じる。第１５図のＮ
ＡＮＤゲートＣ７はその入力の１つと同時にメモリー・
サイクル間のハイの信号として信号ＥＮＤを受取る。Ｎ
ＡＮＤゲートＣ７の他の入力はＮＯＲゲー）Ｃ８の出力
に対して接続される。

常時論理数「１」の出力を生じる間、ＮＯＲゲートＣ８
は信号ＣＰＡＩ、ＣＰＡ２、ＣＰＡ３または信号ＲＥＦ
ＲＥＳＨのどれかを受取ると直ちに論理数「０」出力を
生じる。

信号ＨＩ　ＥＮＤは、メモリー読出し、書込みおよび再
生サイクルの開信号ＲＵＮＮＩＮＧをローに維持する。

信号５ＥＴＣＰＡＩ、５ＢＴＣＰＡ２．５ＥＴＣＰＡ３
　または５ＥＴＩＦがカウンタＣ６ＶＣより受取られる
時ローの並列信号ＲＩＪＮＮＩＮＧはこれらの信号をし
てカウンタを選択されたメモリー・サイクルと対応する
カウントにプリセットすることを許容する。

同時に、カウンタ出力信号ＣＰＡＩ、ＣＰＡ２、ＣＰＡ
３お工びＲＥＦＲＥＳｆ（に応答してゲートＣ８が論理
数「０」を出力せず、ＮＡＮＤゲートＣ７を使用可能状
態にする。この時カウンタＣ６の出力は、もはや信号Ｅ
ＮＤと対応せず、その結果ＰＲＩＪＭ　Ｃ５は出力信号
ＳＥＴ励のを論理数「０」に変化させる・次ノハルスＭ
ＣＬＫと同時に、フリップ７０ツグＣ６は信号ＥＮＤを
論理数「０」に変更し、その結果ＮＡＮＤゲートＣ７か
らの信号ＲＩＪＮＮＩＮＧにハイのレベルを生じ、これ
によりＡＮＤＮＯＲゲートＣ９からのカウント可能人力
５ＴＯＰＳＴＡＴＥがハイの状態を維持することを条件
として入力カウンタｃ６の加算を許容する。

要約すれば、ｐｎｉｘ　ｃｇからの出力５ＥＴＥＮＤが
各メモリー・サイクルの終りに存在し、メモリーが不作
動状態にある期間中フリップフロップＣ６をして信号Ｅ
ＮＤを生じさせる。この状態は更にＮＡＮＤゲートＣ７
からの信号ＲＬＴＮＮＩＮＧに印」レベル信号を生じて
、メモリー要求が信号ＭＣ０１ＭＣ１オヨヒＭＣ２の１
つ以上においてレベル「０」の形態で受取られる時、マ
ルチブレフサｃ２からの信号５ＥＴＣＰＡＩ、５ＥＴＣ
ＰＡ２．５ＥＴＣ’ＰＡ３および５ＥＴＲＥＦがカウン
タＣ６を１リセツトすることを許容する。この時、カウ
ンタＣ６は出力信号ＣＡＰ１゜いＰ２　、　ＣＡＰ３　
、　ＣＡＰ４　、　Ｃ好５．Ｃ廿６．Ｃ２什７およびＰ
ＲＯＭＣ５からの信号５ＥＴＥＮＤをして「０」のレベ
ルに変化させるＲＥＦＲＥＳＨを提供する。Ｐ机）Ｍ　
Ｃ６における次のパルスＭＣＬＫは信号ＥＮＤを「０」
のレベル（変更してＮＡＮＤゲー）Ｃ７を使用可能状態
にする。更に、信号ＣＰＡＩ　、ＣＰＡ２　、ＣＰＡ３
　、　ＢＥＦ川＄用の少なくとも１つのがこの時「１」
のレベルにあり、これによりＮＯＲゲートＣ８をして「
０」の信号を出力させる。ＮＡＮＤゲートＣ７からの信
号ＲＵＮＮＩＮＧは、この時論理数「１」に変化して、
カウンタＣ６が信号５ＥＴＣＰＡＩ　、　８ＢＴＣＰＡ
２　、５ＥＴＣＰＡ３およびＳＥＴ川η用よりプリセッ
トされた数から順方向にカウントを開始することを許容
する。

メモリー〇サイクルの最初の命令は、ＰＲ（ＪＭＣ４か
らの信号ＳＥＴ　Ｍ）Ｄ肚ＳＳ　ＳＴ韻ＢＥ　（ＳＥＴ
ＡＳ冊）を含んでいろ。フリップフロップＣ１４（第１
４図）は、信号５ＥＴＡＳＴＲＨをラッチシ、ＤＲＩＶ
ＥＡＤＤ肚８８８ＴＲ（）ＢＥ　（Ｄ既ＡＳＴ即）信号
を生じる。

どんなメモリー要求信号ＭＣＯ，ＭＣ１，ＭＣ２でもこ
れを受取ると同時に、ＡＮＤ／ＮＯＲゲートＣ１２は、
メモリーが再生操作状態にないことを前提として、イン
バータＣ１３により反転されてアドレス・ストローブ信
号（ＡＳＴＲＢ）を生じるアドレス・ストローブ反転信
号ＡＳＴＲＢとして論理数「０」レベルを生じる。この
ような操作の間、信号Ｒ，ＥＦＲＥ出は論理数ｒ［ｌＪ
となり、これにより信号ＭＣＯ。

ＭＣ１，ＭＣ２を受取るＡＮＤ４ＮＯＲゲートＣ１２の
各部分が信号ＡＳＴＲＢを生じる′ことを禁止する。フ
リップフロップＣ１１からの信号ＤＲＶＡＳＴＲＢはＡ
ＮＤＮＯＲゲートＣ１２の入力側に接続され、信号部１
部ＳＨおよびＭＣＯ，ＭＣＩおよびＭＣ２の状態とは独
立的に信号ＡＳＴＲＢ　を生じる。信号ＡＳＴＲＢはド
ライバＣ１４と接続され、これによりメモリー・モジュ
ールのインバ］り６６と接続される信号ＡＤＤＲＥｓｓ
　５ＴＲＯＢＥ　（ＡＤＲ８ＴＢ）を生じる。

Ａ　Ｎ　Ｄ　／　Ｎ　Ｏ，ＲゲートＣ１２からの信号Ａ
ｓ’貫迅（ は、その入力の１つとしてＡＮ　Ｄ／Ｎ　ＯＲゲートＣ
１５に対して送られや。このゲートの別の入力側には、
信号ＡＤＤ肚ＳＳ　ＳＴ沁ＪＢＥ　５ＡＶｆΦ（ＡＳ’
ｌ侶■）が接続されている。この信号は、ラッチ０１１
０入力側におけるゲートＣ１２からの信号ＡＳＴＲＢの
受取りに続いて次の信号ＭＣＬＫに応答してラッチＣ１
１の出力側に生成される。最初に、信号ＡＳＴＲＢＳＶ
　ハ論理ａｒＯＪ−’Ｃ−あるが、信号ＡＳＴＲＢは論
理数「１」の状態にある。信号ＭＣＪＯ，ＭＣＩおよび
ＭＣ２の１つ以上の受取りと同時に、ゲートＣ１２は信
号ＡＳＴＲＢ　を論理数「０」に変化さするが、この変
更に応答して信号ＡＳＴＲＢＳＶは次のパルスＭＣＬＫ
のラッチＣ１１Ｖｃよる受取りに続いて論理数「１」に
変更する。このような変換中、ゲートＣ１５の入力ＡＳ
ＴＲＢＳＶおよびＡｓＴＲＢハ決して同時に論理数「１
」とならない。このように、このゲートの出力は論理数
「１」の状態にセットされた状態を維持する。前述の如
く、信号ＭＣＯ。

ＭＣＩ　およびＭＣ２はまた、ＰＲＩＭ　Ｃ４をして信
号５ＥＴＡＳＴＲＨを生じさせ、かつ更にフリップフロ
ップＣ１１をして次のパルスＭＣＬＩＫの後ニ信号ＤＲ
ＶＡＳＴＲＢを生じさせて、これにより信号ＭＣＯ。

ＭＣＩおよびＭＣ２が終了した後信号ＡＳＴＲＢを生じ
続けるようにゲートＣ１２を強制する。メモリー要求信
号ＭＣＯ，ＭＣ１，ＭＣ２により指令されるほとんどの
メモリー・サイクルの間、ＰＲＬＭ　Ｃ４からの信号５
ＥＴＡＳＴＲＢ　、および従ってゲートＣ１１からの信
号ＡＳＴＲＢは論理状態を数回変更させることになる。

信号ＡＳＴＲＢが論理数「０」から論理数「１」に変更
する時、ゲートＣ１５の出力は論理数「０」に変化する
。ゲー）Ｃ１５の出力に応答して、フリップフロップＣ
１０はメモリー・モジュールに対する信号ＰＲＥＣ徂Ｕ
をドライバＣ１４を介して信号Ｐ用℃■儂の形態で与え
る。

信号ＰＲＥＣＨＲＧはまた、フリップフロラ１Ｃ１１に
対しても接続される。信号ＰＲＥＣＨＲＧの生成に続（
次の信号Ｍｉｎ’Ｉ、にと同時に、フリップフロッグＣ
１１は信号ＰＲＥＣＨＲＧＳＶを論理数「０」として生
成するのである。

信号ＰＲＥＣＨＲＧおよびＰＲＥＣＨＲＧＳＶ　ハ、Ａ
ＮＩＪ　／ＮＯＲゲートＣ１５の別の入力ターミナルに
接続されている。最初に、信号ＰＲＥＣＨＲＧＳＶが論
理数「１」であり、信号２部ＣＨＲＧは論理数「０」で
ある。１１号ＭＣＬＫと同時に、信号ＡＳＴＲＢおよび
ＡＳＴＲＢＳＶが論理数「１」の状態に達した後、信号
ＰＲＥＣＨＲＧが生成される。この信号は、信号Ｐ川＞
ｃｍｓｖの最初の論理数「１」の状態と組合されて、次
に続く信号ＭＣＬＫを経てゲート１５の論理数「０」出
力を維持するが、これと同時に７リツプフロツ１は信号
Ｐ川ＣＣＨＲＧＳＶを論理数「０」の状態に変化させる
。ゲー）Ｃ１０は、信号ＰＲＢＣＨＲＧｃｖの論理数「
０」への変化に続いて信号ＭＣＬＫと同時に、信号ＰＲ
ＥＣＨＲＧを論理数「０」に変化させ、これにより信号
Ｐ用ＥＣＨＲＧ＋！ｌ−少なくとも２つのＭＣＬＫ期間
だけ維持することを保証する。

（読出しサイクル） 信号ＡＤＲ８ＴＢおよびＰＲＥＣＨＲＧがメモリーに対
して送出された後、信号ＤＯＵＴＳＴＢ、ｍｔｒｒｏｔ
’＝ｔよびＤＯＵＴＩが下記の如く生成される。カウン
タＣ６のプリセット出力が与えられる時、ＰＲＯＭＣ４
の出力は信号５ＥＴＤＯＵＴを生じる。信号５ＥＴＤＯ
ＵＴがフリップフロップＣ６の入力側に接続され、次の
パルスＭＣＬＩＫと同時に、このフリップフロップは信
号面面を生じる。フリップフロップＣ６からの信号面面
およびインバータＣ１３からの信号ＡＳＴＲＢは、第１
６図に示されるようにＡＮＤゲートＣ２１に対して接続
される。フリップフロップＣ２２はＡＮＤゲートＣ２１
の出力を受取り、次に続くパルスＭＣＬＫの後、信号Ｄ
ＲＶＭＥＭを出力してメモリー・バス・ドライバＣ２３
を使用禁止状態にする。

ドライバＣ１４はＰＲＯＭＣ１１からの信号ＤＲＶＡＳ
ＴＲＢを反転して、メモリーに対して信号ＤＯｔＪＴＳ
ＴＢを与える。

フリップフロップＣ６からの信号ＤＯＵＴはまたゲート
信号として反転された入力ＡＮＤゲートＣ１７とＣ１８
に対して送られる。ＡＮＤゲート０１８は排他的ＯＲゲ
ート１９からアドレス・ピッ）　ＰＡ３０ＳＶの１つの
ラッチされたバージョンを受取るが、ゲートＣ１７は排
他的ＯＲゲートＣ２０を介して前記アドレスψビットＤ
Ａ３０ＳＶの反転バージョンを受取る。このように、信
号ＤＵＵＴＯおよヒＤＯ１ＪＴ１は一般にアドレス・ビ
ットＰＡ６０によつて選択される。信号ＤＯＵＴＯおよ
びＤＯＩＪＴｌの選択と同時にアドレス・ピッ）　ＰＡ
ＩＤの作用が反転される場合、信号ＩＮＶ３０が用いら
れる。第１４図に示されるように、ＩＮＶ３０はＯＲゲ
ートＣ１９およびＣ２０に対して共に接続される。信号
ＩＮＶ３０は信号５ＥＴＩＮＶ３０　ノＰＲＯＭ　Ｃ４
からの受取りに続く次の信号ＭＣＬＫに応答してフリッ
プフロップｃ６によって生成される。

信号ＤＯＵＴＯおよびＤ［ＪＵＴ　１はドライバ／イン
バータＣ１４により大きさが増輻されかつ反転されて信
号ＤＲＶＤＯＵＴＯおよびＤＲＶＩＸＪＩＪＴｌ　（Ｄ
ＲＩＶＥ　ＤＡＴＡＯＵＴ　ＥＶＥＮおよびＯＤＤ　）
を形成する。これらの信号は、３９ビツト・ワードが読
出しサイクルの間メモリーから読出される面を選択する
。

メモリー〇モジュールから読出された情報はインバータ
・ドライバＣ４１に対するデータ・バス１８上のコント
ローラに対して送られるが、このドライバの出力は６２
の信号ＭＥＭＯ乃至ＭＥＭ３１を形成する。これらの信
号は、信号ＬＴＣＨＭＥＭ　に応答してラッチＣ４０に
よってラッチされる。

アドレス・ビットＰＡ３０は、６２ビツト・ワードがメ
モリーからアクセスされて２つの６２ビツト・ワードの
どちらが最初に読出されるかを判定する読出し操作の間
に使用される。１６ビツト・ワードが読出される時、信
号ＰＡ３１は読出されるべき１６ビツト・ワード部分の
シーケンスの制御に使用される。信号ＰＡ３０　ＳＶ　
、　ＰＡ３０　ＳＶおよびＳＡ３１Ｓ■はフリップフロ
ッグＣＩ６によって与えられる。７リツプフロツグＣ１
６はまた、バイト読出し操作中に信号ＢＹＴＥＳＥＬＳ
Ｖ　（バイト選択保管）を提供すル。信号ＰＡ３０　Ｓ
Ｖ　、ＰＡ、５０　ＳＶは、フリップフロッグＣ１６の
入力側の信号Ｐ、８０に応答して生成される。ゲートさ
れたバッファＣ２４は、第１図のコンピュータ・システ
ムのアドレス・バスからの信号５Ａ３０を７リツプ７０
ツブＣＩ６に対してメモリー・アドレス信号ＰＡ３０と
して送る。

バッファＣ２４は、メモリーの再生モードの間、信号Ｐ
Ａ３０を送ることを禁止されるに過ぎない。

信号５Ａ３１はコンピュータ・システムのアドレスバス
から直接フリップフロッグＣ１６に対して接続される。

フリップフロップＣＩ６はフリップフロップ０１１から
の信号ＡＳＴＲＢＳＶ　によりクロックされる。

バイトの選択は、第１８図に示されるように１対４デ：
７−ダＣ２５およびＣ２６、ＮＡＮＤゲートＣ２７およ
びＣ２８、およびＮＯＲゲートＣ２９、Ｃ３０、Ｃ３１
、Ｃ５２によって行なわれる。デコーダＣ２５は、対を
な丁バイト選択信号を生成することによりメモリーに書
込まれるべきバイトを一時に２つずつ選択することを可
能にする、もしＣＰＡ３がその「０」のレベルにありグ
ー）Ｃ２８が使用可能状態にあるならば、デコーダＣ２
５の入力側における信号ＳＡ３１　ＳＶの状態が、信号
ＢＹＴＥＡおよびＢＹＴｇＢがゲートｃ２９およびｃ３
ｏにより生成されるか、あるいは信号ＢＹＴＥＣおよび
ＢηＩＤがゲートＣ３１およびＣ５２により生成される
かを判定する。一方、もし信号ＣＰＡ３が論理数「１」
であれば、対をなすバイトの選択は行なわれない。

単一のバイト選択は、信号５Ａ３１ＳＶオヨびＢＹＴ′
ＥｓＥｌｉ３ｖの組合せを用いてゲートＣ２９、Ｃ３０
，Ｃ６１およびＣ３２の１つを使用可能状態にするデコ
ーダＣ２６によって行なわれる。ＲＥＦ’ＲＥＳＨモー
ドにおいては、ゲートｃ２７とＣ２８の双方が信号ＲＥ
ＦＲＥＳＨによって使用禁止状態にさせられて、バイト
の選択は行なわれない。更に、１つのバイト選択を行な
すためには、信号ＣＰＡＩ　およびＣＰＡ２が存在して
「ワードの書込み」または「バイトの書込み」サイクル
を表示しなければならない。メモリーへの情報の書込み
の間、信号ＲＥＦＲＥＳＨは通常論理数「１」となり、
これにより両方のゲートＣ２７およびＣ２８を使用可能
状態にする。もし所要の情報アクセスφモードがバイト
書込みではなくワード書込みである場合、信号ＣＰＡ２
およびＣＰＡＩの一方もしくは両方が論理数ｒＯＪとな
る。この場合、グー）Ｃ２８は論理数「１」を出力し、
ゲートＣ２７は全てのゲートｃ２９、Ｃ３０、Ｃ３１お
よびＣ３１を包括してそれらの各々の出力ＢＹＴＥＡ　
％ＢＹＴＥＢ　、　ＢＹＴＥＣオｊ、　ヒＢＹＴＥＤ　
？：提供する。

このように、メモリーが始動され、適当な時点において
、適当な信号ＤＲＶＥＩＸＪＵＴが生成されてメモリー
をして選択されたデータをデータ・バス１８に対して出
力させる。このデータは、第２０図のインバータ／バッ
ファＣ４１を介してコントローラ２８に入り、信号が有
効であれば、信号ＬＡＴＣＨ■彌ＯＲＹ　ＤＡＴＡ　Ｂ
ＵＳ　（ＬＴα閏先）に応答してラッチＣ４０によって
ラッチされる。

有効信号が存在するものとすれば、メモリー・データ・
パス１ＭＦＭＯ乃至置版３１　からのラッチされた信号
がラッチＣ４０９により排他的ＯＲゲート０８２に対し
て与えられる。このＯＲゲートＣ８２は、メモリーから
受取った信号証面　乃至ＭＥＭ３１におけるエラーを補
正する目的のためにある、このようなエラーが存在しな
いという前提にあるため、排他的ＯＲゲートは単に信号
ｒｎｍ。

乃至ＩＭＥＭ３１を反転させて信号ＣＭＯＯ乃至ＣＭ３
１（補正メモリー〇〇乃至補正メモリー６１）を形成す
る。

信号ＣＭＯＤ乃至Ｇｄ３１はこの時第１９図の非反転６
状態ドライバＣ４３によって付勢されて信号ＳＤＯＯ乃
至５Ｄ３１　（システム・データ００乃至システム・デ
ータ６１）を形成し、システム・データ・バス上を情報
を要求するコンピュータに対して送られる。

（ハリティ生成およびエラーの検査） 書込みサイクルの間、コンピュータのＣＰＵの如き要求
側からの情報信号はシステム・データ信号ＳＤＯＯ〜５
Ｄ３１　としてシステムのデータ・バスにおけるラッチ
Ｃ６５の入力側に入る。ラッチＣ６５からは、出力信号
ＬＳＤＯトＬＳＤ３１がマルチプレクサＣ３４、Ｃ３５
、Ｃ６６およびＣ３７の入力側に送られる。完全ワード
の書込みの間、信号ＢＹＴＥＡ、　ＢＹＴＥＢ、ＢＹＴ
ＥＣおよびＢＹＴＥＤは全て論理数「１」であり、マル
チプレクサＣ３４，Ｃ３５、Ｃ６６およびＣ３７は出力
信号■ＪＸＯＯ〜■ＪＸ３１の形態の信号ＬＳＤＯＯ〜
ＬＳＤ５１’＆システム・データ嗜バス・ドライバＣ２
３に対して送る。ドライバ・メモリー信号ＤＲＶＭＥＭ
　ｖＣ応答して、ドライバＣ２３は３２ピット鍵ワード
を信号ＭＥＭｏ　ｏ〜ＭＥＭ５１　の形態でメモリー・
バスに対して送る。

６２ビツト争ワードもまた、バッファ・インバータＣ４
１’＆介してパリティ・ゼネレータＣ８２に対して送ら
れて、ドライバ・メモリー信号（ＤＲＶＭＥＭ）に応答
してドライバＣ３８を経て信号バスに対して送られる。

書込みモードにおいてはシステムが診断モードになくま
たＮＡＮＤゲートＣ３９に対する他の入力における信号
ＤＩＡＧＶＪＤＥが論理数「１」であるため、この時信
号ＤＲＶ１ａは常時ＮＡＮＤゲートＣ５９を通過する。

補正信号ＣＢＩＴＯ１−ＣＢＩＴＯ６（補正ビット）の
形態のドライバ０３８からの出力信号はメモリー　＋＋
データ・バス１８のパリティ・ロジック部分を経てメモ
リーへ送られ、ここで対応するメモリー〇ワードと共に
格納される。

情報が通過する要求側により要求されかつコントローラ
２８によって補正される「読出し」サイクルの間、ラッ
チＣ２２からの信号ＤＲ■別は、メモリーが６２情報ピ
ツトおよび７バリテイｅビツトからなるその格納された
６９ビツト・ワードをコントローラに対して送出しつつ
ある期間中は存在しない。パリティ・ビットＣＢＩＴＯ
乃至ＣＢ工Ｔ６はＮＯＲゲートＣ８２の入力ターミナル
において受取られる。インバータＣ４１の入力側の信号
ＤＲＶＭＥＭはこの時論理数「０」であり、その結果Ｎ
ＡＮＤゲー）グー２は信号ＣＢＩＴＯ−ＣＢＩＴ６　’
ｖ通過させ反転させて信号ＣＯ〜Ｃ６を形成する。パリ
ティ・ゼネレータＣ８２は６２ビツト情報ワ一ドＭＥＭ
原ト■■３１および７ビツト・パリティ信号ＣＯ〜Ｃ６
を受取り、補正ビットＳＯ〜Ｓ６を生成する。ＮＯＲゲ
ートＣ４２は信号ＳＯ〜Ｓ６を受取り、エラー信号Ｅｌ
を生じる。

ＮＡＮＤゲートＣ４２からの信号ＥＲＲは、以下に述べ
るシステムによる読出しサイクルにおける適当な時期に
生成される信号ＴＥＳＴＤＡＴＡと共に、ＡＮＤ／ＮＯ
ＲゲートＣ４４の入力側に接続される。信号ＴＥＳＴＤ
ＡＴＡおよびＥＲＲが同時に生じると、ＡＮＤ／ＮＯＲ
ゲートＣ４４が設定補正可能信号５ＥＴＣＯＲＲＦＩ４
Ｂを生じさせられる。

ラッチＣ４５信号５ＥＴＣＯ）ＬＲＥＮＢを受取り、次
のパルスＭＣＩＸの受取りと同時に、補正可能１ｇ号Ｃ
Ｏ川用ＮＢおよびＣ０ＲＲＥＮＢを生じる。ラッチ４５
からの信号ＣＯＭＬＥＦＩＢ　は、ＡＮＤ／ＮＯＲゲー
トＣ４４の入力に接続され、通常論理数１１」レベルに
ある信号ＦＮＤＣＯＲＲＥＣＴ２　（ＥＮＤＣＯＲＲ２
）と共に、信号ＥｌおよびＴＥＳＴＤＡＴＡが終了した
後、第２０図のＡＮＤ／ＮＯＲゲートＣ４４をして信号
５ＥＴＣＯＲＲハＢを生じ続けさせる。ラッチＣ４５か
らの信号Ｃ０ＲＲ，ＥＮＢはラッチＣ４５の第２の入力
に接続され、信号Ｃ０ＲＲＥＮＢの発生に続いて次のパ
ルスＭＣＬＫにおいて信号ＥＮＩＸコ０ＲＲ１およびＥ
ＮＤＣＯｌｌを生じる。ＮＡＮＤゲートＣ４６はラッチ
Ｃ４５からの信号ＥＮＤＣＯ）１．Ｒ１およびαＪ′Ｒ
ＲＢＮＢを受取り、ラッチＣ６の入力側に信号５ＥＴＥ
Ｃ２’＆生じる。信号５ＥＴＥＣ２に続く次のパルスＭ
ＣＬＫの受取りと同時に、ラッチＣ６はゲートＣ４４か
らの信号５ＥＴＣＯＲＲＥ２’ｉ４Ｈの状態を反転する
信号ＥＮＤＣＯＲＲ２を生じる。信号ＳＥＴＣＣ）ｌ（
ＲＥＭＢが状態のラッチＣ４５を反転した後の１つのパ
ルスＭＣ”ＬＫは信号Ｃ０ＲＲＥ■を終了させる。この
ため信号ＣＯＲＭＭＢは６つのパルスＭＣＬＩＫの間維
持するのである。

一般に、信号ＬＴＣＨＭＥＭは読出しメモリー・サイク
ルの終りもしくはその付近にフリップ７０ツブＣ８２に
より生成され、第１７図のラッチＣ４７をして信号８０
−８６から信号ｓｏｓ■郷６ＳＶを生じさセル。ＰＲＯ
ＭＣ４８ハ信号５Ｏ８ｖ−８６ＳＶヲ受取り、これを補
正：’　−）”　ＣＣ０−ＣＣ４および信号ＭＵＩ、Ｔ
ＥＩ（多重エラー）および５ＤＥＲＩ（（単一の検出エ
ラー）に変換する。ＰＲ（ＪＭ０４８からの信号５ＤＥ
ＲＩ（およびラッチＣ４５からの信号Ｃ０ＢＪ化ＮＢ　
はＮＡＮＤゲート４９において信号Ｃ０ＲＲＥＣＴに組
合わされろ。

デコーダＣ５０はゲート信号として信号ＣＯＲＲｇＣＴ
および情報信号として信号ＣＣＯ〜ＣＣ４’＆受取り、
その出力信号ＣＲＯＯ乃至ＣＲ３１の一方をその通常論
理数「１」から検出されたエラーと対応する調理数「０
」に変換する。

排他的ＯＲゲートＣ８２は信号ＣＲＯ０−ＣＲ３１Ｙ受
取り、ラッチされたメモリー信号ＬＭＦＭ００〜ＬＭＥ
Ｍ３１を補正して補正されたメモリー・ワードＣＭＯＯ
−０Ｍ５１を形成する。排他的ＯＲゲート　Ｃとしてド
ライバＣ４３′？：経てシステム・データ・バスに至り
、要求側に送られる。

（信号ｎＶＡＩ　ＴＪの生成（第１６図））信号ＷＡＩ
Ｔは、全ての読出しサイクルおよびカッド・ワード読出
しサイクルの間フリップフロップＣ５６により生成され
て、要求側に対してシステム・データ・バスが信号ＷＡ
ＩＴを強制するコントローラに対して留保されることを
表示する。

ＡＮＤ／ＮＯＲゲートＣ５１は信号ＭＣ０１ＭＣｌおよ
びＭＣ２を受取り、読出しサイクルまたはカッドワード
書込みサイクルを表示する゛ものを除いて要求側のＭＣ
０１ＭＣｌおよびＭＣ２コードの全ての組合せの受取り
と同時にＮＡＮＤゲートグー２に対する禁止信号を生成
する。ＮＡＮＤゲートグー２はまたＮＯＲゲートＣ５６
からインバータＣ’５４を介して信号ＡＮＹＭＣを受取
る。信号、品■Ｃは、コントローラにより受取られる要
求側のコードＭＣＣｌ、ＭＣＩおよびＭＣ２のどれかに
応答してＮＯＲゲートＣ５３によって生成される。これ
もまたＮＡＮＤゲートにより受取られる信号ＲＵＮＮＩ
ＮＧは通常論理数「１」のレベルにあり、従ってゲート
Ｃ５２はその信号をＯＲゲートＣ５５を経てＪ−にフリ
ップフロップＣ５６に送り、これによりフリップフロッ
プを次の信号ＭＥＭＣＬＫにセットする。前述の如く、
信号ＲＵＮＮＩＮＧＩ工信号ＭＣＯ乃至ＭＣ２のいずれ
かが要求側からのコントローラにより受取られた後、Ｎ
ＯＲゲートＣ８およびＮＡＮＤゲートＣ５７によって１
つのＭＣＬＫパルスずつ生成される。

従ッテ、信号ＡＮＹＭＣの生成に続（１つのパルスＭＣ
ＬＫ毎に、信号ＲＩＪＮＮＩＮＧが論理数「０」に変化
し、ＮＡＮＤゲートＣ５２を使用禁止状態にする。

信号ＭＥＭＣ’ＬＫはＪ−にフリップフロップＣ５６を
トリガーして、信号ＲＩＪＮＮＩＮＧがＮＡＮＤゲート
Ｃ５２を使用禁止状態にして７リツプフロツプＣ５６の
Ｊ入力側から論理数「１」レベルを取出す前に信号ＷＡ
ＩＴを生じるが、これは７リツプフロツプＣ５６が要求
側から直接信号■彊αＫを受取り、信号ＭＥＭＣＩ、Ｋ
に続（伝播遅延の後しか信号ＲＵＮＮＩＮ［有］−生成
されず、また信号ＲＩＪＮＮＩＮＧが生じるＮＯＲゲー
トＣ８およびＮＡＮＤゲートＣ５７における吏なる遅延
の後でしか信号ＣＰＡＩ〜ＣＰＡ３が生成されないため
である。ＮＯＲゲートＣ５５に対−ｆる第２の入力信号
、即ちＳＥＴ　ＤＲＩＶＥ　ＳＹＳＴＥＭＤＡＴＡ　（
ＳＥＴＤＲＶＳＤ）を、用いて検査サイクルの開信号Ｗ
ＡＩＴを生成する。□ フリップ７０ツブＣ５６は４つの異なる条件のいずれか
の下でリセットされる。最も一般的な条件は、検査サイ
クルの間エラーが検出されないことである。この条件下
においては、第１４図の７リツプフロツブＣ１０からの
論理数「０」信号η五斤およびＮＯＲゲートＣ４２から
の信号ＥＲＲは反転されてＮＯＲゲートＣ５９とＣ６０
に送られ、これによりＡＮＤゲートＣ６１が論理数「１
」信号をフリップフロップＣ５６のに入力側に対して与
えることを可能にする。もしエラーが検出されて補正さ
れつつある場合、ＮＡＮＤゲートＣ４６からの第１５図
の信号５ＥＴＥＣ２はＮＯＲゲートＣ６２、Ｃ５９、お
よびＣ６０およびＡＮＤゲートＣ６１を経由して、次の
パルスＭＥＭｃＬＫと同時にフリップフロップＣ５６を
リセットする、カッド−ワード書込み操作の間、フリッ
プフロップＣ４５からの信号１．ＤＤＩＮ　もまた、こ
のような操作においてメモリーにセットされ１こ２つの
ワードの伝達間にＮＡＮＤゲートＣ６２、Ｃ５９および
Ｃ６０、およびＡＮＤゲートＣ６１を経てＪ−にフリッ
プ７０ツブＣ５６をリセットする。

最後に、コントローラが存在しないメモリー・モジュー
ルをアドレス指定した故にもし読出しサイクルまたは再
生サイクルの間に検査が無効となる場合には、ラッチＣ
１０からの信号ＴＥＳＴおよびＮＡＮＤゲートＣ６８か
らの信号ＶＡＬＩＤＴＥＳＴがＮＡＮＤゲートＣ６３、
Ｃ’６１およびＮＯＲゲートＣ５９、Ｃ６０およびＣ６
２を通過してフリップ７０ツブＣ５６をリセットする。

（書込みサイク／Ｉ／） 書込みサイクルは、ＭＣコードが１０進数４．５．６．
７の相等２進数と対応する書込み指令で開始する。書込
みが介在するある別のサイクルは数３の相等ＭＣコード
で表示されるサイクルであり、「読出し、修正、書込み
」と呼ばれる。

同時に、システム−アドレス・バスは、第１９図のドラ
イバＣ２４に対して２６ビツトのシステム・アドレスＳ
Ａ８〜５Ａ３０を送出する。もしコントローラが「再生
」モード以外のモードにある場合、ドライバＣ２４はＯ
Ｒゲグー−Ｃ６５４およびインバータ８４からの信号Ｄ
ＲＶＳＡ　Ｋ応答して物理的アドレス信号ＰＡＯ８乃至
ＰＡ３０の形態におけるアドレスを通過させる。

カウンタＣ６からの信号ＲＥＦＢＦ、８Ｂ　およびフリ
ップフロップＣ８５からの信号ＲＥＦＡＤＲが存在しな
い状態に応答してＯＲゲートＣ５６により信号ＤＲＶＳ
Ａが生成される。信号ＲＥＦＡＤＲは、インバータ８７
からの信号ＭＣＬＫを使用する単なる信号ＲＥＦＲＥＳ
Ｈのタロツク・バージョンに過キナい。

コードＭ：０乃至ＭＣ’２がコントローラにより受取ら
れた直後に、ＡＮＤ／ＮＯＲゲートＣＩ２はドライバＣ
１４により信号ＡＤＲ８ＴＢに変換される信号ＡＳＴＲ
Ｂを生じる。信号ＡＤＲ８ＴＢはメモリーにより送出さ
れ、信号ＡＤＲＬＴＣＨ’に生成時にラッチ３０により
使用されるようインバータ６６によって受取られる。メ
モリーのＮＯＲ／ＡＮＤゲート２９は、信号ＡＤＲ８Ｔ
Ｂを信号５ＥＴＲＡＳ　Ｋ変換丁ル。メモリーのラッチ
６１は、信号５ＥＴＲＡＳを信号部・Ｓに変換する。も
しメモリー・モジュールの識別属性が物理的アドレス信
号ＰＡ８〜ＰＳ１４と対応するならば、モジュール選択
ロジック１がマルチプレクサ６６に対して信号線ＪＤＳ
ＥＬを提供し、これが更にマルチプレクサからの信号Ｍ
ＯＤＳＥＬＬＴＣＩ（’＆生じることになる。

マルチプレクサ３６からの信号Ｍ（ＪＤＳＥＬＬＴＣＨ
およびロジック６１からの信号ＲＡＳは、ＮＡｔ’ｌＤ
ゲート６７からの信号ＡＮＹＲＡＳ　′？：生じる。

ＮＡＮＤゲートＣ６６はＡＮＤ／ＮＯＲゲートＣ１２か
ら信号ＡＳＴＲＢ、およびラッチＣ１１から信号ＡＳＴ
ＲＢＳＶ　を受取る。ＮＡＮＤゲートＣ２２の出力に応
答して、Ｊ−にフリップ７０ツブＣ６７は、次のパルス
ＭＣＬＫの受取りと同時に信号ＮｏＭＥＭを生じ、これ
によりＮＡＮＤゲートＣ６８を使用禁止状態にする。Ｊ
−に７１ＪツブフロツプＣ６７はリセットされ、ＮＡＮ
ＤゲートＣ６２に対する使用禁止入力はインバータＣ６
９を経てＪ−にフリップフロップＣ７により受取られた
信号ＮＱＹＲｉ協に応答して取出される。

（信号ｒＢＵＳＹ１ｊの生成） 信号ＭＣの受取りと同時に、ＮＡＮＤゲートＣ５６は、
Ｎ（ＪＲゲグーＣ７０により反転されＪＫフリップフロ
ップＣ７１に対して与えられる信号ＡＮＹＭＣを生成す
る。ＪＫ７リツプ７０ツブＣ７１は、信号ＡＮＹＭＣ’
の受取りの後次の信号ＭＥＭＣＬＫに応答して信号ＢＵ
ＳＹＦを生成する。信号ＭＥＭＣＬＫに続く次の信号Ｍ
ＣＬＫは、カウンタＣ６をして信号ＣＰＡＩ、ＣＰＡ２
、ＣＰＡ３　ｆｔ生じ、これら信号ハＮＯＲゲートＣ８
およびＮＡＮＤゲートグー５７を介して信号ＲＩＪＮＮ
ＩＮＧを生じ、これによりＡＮＤゲーグー７２を使用禁
止状態にしてフリップフロップＣ７１が信号ＢＵＳＹＦ
を遮断することを阻止する。信号ＢＵＳＹＦ　はインバ
ータＣ７５により信号ＢＵＳＹ１に変換されて、ＣＰＵ
の如き要求側に対してメモリー・モジュールがコントロ
ーラにより活動状態に係合されたことな表示する。

（データのメモリーへの格納） 信号ＭＣおよびシステム・アドレスの送出に続く短い遅
れの後、要求側が格納すべきワードを信号ＤＳＯＯ乃至
ＤＳ３１の形態でシステム嗜データ・バスのコントロー
ラに対して送出する。

信号ＭＣが要求側からコントローラによって受取られた
１つのパルスＭＣＬＫの後、第１４図のラッチＣ１１か
らノ信号ＡＳＴＲＡＢＳＶが第２１図のＮＡＮＤゲート
グー４を通過し、ラッチＣ７４に次のパルスＭＥＭＣＬ
Ｋにおいて信号１．ＴＣＨ８Ｄを生じる準備をさせる。

各サイクルのこの早い部分において、信号ＨＯＬＤは論
理数「１」となり、これによりＮＡＮＤゲートグー４を
使用可能状態にする。

信号ＨＯＬＤは、ＱＵＡＤＷｏＲＤｖｌ／Ｒ■ＴＥサイ
クルまたはＲＥＡＤ／鯨ノＤＩＦ’ｌ／■ＩＴＥサイク
ルの中間においてへＡＮＤゲーグー７４を使用可能状態
にするのみである。

ラッチＣ７５からの信号ＬＴＣ’Ｈ８ＤはラッチＣ５５
から入力可能信号を取出し、これによりシステムのデー
タ・バスにおける信号がこのラッチの出力信号ＬＳＤＯ
Ｏ乃至ＬＳＩ）３１　Ｋこれ以上形＃を与えないように
する。

第１８図０）　マ／ｌ／チプＶクサｃ　３４、Ｃ３５、
Ｃ３６、Ｃ３７はそのｒＢＪ入力ターミナルにおいてラ
ッチされたシステム・データ（ＬＳＤＯＯ乃至ＬＳＤ３
１）信号を受取る。これらのマルチプレクサに対するｆ
ＢＪ人力選択信号はＢ頁動り、　ＢＹＴＥＢ。

ＢＹＴＥＣ，ＢＹＴＥＤである。もしコントローラがそ
の再生サイクルになく、書込みワードまたは書込みバイ
ト・ノードのいずれでもない場合、ＮＡＮＤゲートＣ２
８からの論理数「１」信号は通過し、可能状態のＮＡＮ
ＤゲートＣ２７により反転させられ、これにより４つの
全てのＮＯＲゲートＣ２９、Ｃ３０、（１１およびＣ３
２をして信号ＢＹＴＥＡ、ＨＹＴＥＢ、ＢＹＴＥＣ，Ｂ
ＹＴＢＤを生成させる。これら４つの信号に応答して、
全てのマルチプレクサＣ６４、Ｃ５５、Ｃ３６およびＣ
３７はそのｆＢＪ入力に切換わり、ラッチされたシステ
ム・データ信号ＬＳＤＯＯ乃至１，５Ｄ３０１にマルチ
プレクサ信号ＭＵＸＯＯおよび■ＪＸ３１として第１６
図のメモリーバス−ドライバＣ２３に対して送る。ＡＮ
ＬＩＮＯＲゲートＣ２９ッチＣ６から信号ＤＯＵＴ　（
ドライブ・アウト）を受取り、インバータＣ１３がらの
信号ＡＳＴＲＢ　はＡＮＤＮＯゲートＣ２９てラッチＣ
２２が信号ＤＲＶＭＥＭを生じるようにセットさせる。

信号ＤＲＶＭＥＭ　ハ、信号ＭＵＸＯＯ乃至■ＪＸ３１
　’ａ？メモリー・バス１８上に信号鼎００乃至ＭＦ、
Ｍろ１として通過させる。

この「書込み」モードにおいては、ＮＡへＤゲ−４ｃ２
７を使用禁止状態にでる間デコーダＣ２５およびＣ２６
を使用可能状態［ｆる論理数「０」の出力’！−ＮＡＮ
ＤゲートＣ２８が生じる。

このモードにおいては、信号ＣＰＡ３が論理数「０」で
あり、ラッチＣ１６からの信号ＳＡ３１　ＳＶの論理状
鯛が、対をな丁信号ＢＹＴＥスとＢＹＴＥＢまたはＢＹ
ＴＥＣとＢＹＴＥＤのどれがＮＯＲゲートＣ２９とＣ３
０またはＣ３１とＣ３２により与えられるかを判定する
。

「バイト書込み」モードにおいては信号ＣＰＡ３が論理
数「１」となり、その結果、デコーダＣ２５がその遮断
されたターミナル２．３１Ｃのみ出力信号を生じること
ができるが、ＮＯＲゲートＣ２９、Ｃ３０、Ｃ３１およ
びＣ３２の出力に影響な及ぼ丁ことはできない。このモ
ードにおいては、ラッチＣ１６からの信号５Ａ３１３Ｖ
および信号Ｂ買ＥＳＥＬＳＶの異なる各々の組合せが、
デコーダＣ２６’＆して前記出力信号の異なる１つを選
択させ、これによりＮＯＲゲートＣ２９、Ｃ３０、Ｃ３
１およびＣ６２の異なる１つをして信号ＢＹＴＥＡ、　
ＢＹＴＥＢ、ＢＹＴＥＣオよびＢＹＴｇＤの１つを生成
させて、ラッチされたシステム・データ・バスＬＳＤＯ
Ｏ〜ＬＳＩ）３１０８ビツトのどの組がマルチプレクサ
Ｃ３４、Ｃ６５、Ｃ３６およびＣ３７およびドライバＣ
２３を介してメモリー・バスに対して信号ＭＥＭＯＯ〜
ＭＢＭ３１として送られるかを選択する。

書込みサイクルおよび読出しサイクルの双方において情
報がアドレス指定されたメモリー−モジュールからメモ
リー・データ書バス１８に対して読出されるため、１つ
の記憶場所における６２ビツトの情報ワードは完全に二
重ワード書込みサイクルにおいて置換されるか、あるい
は部分的にあるワード書込みサイクルまたはあるバイト
書込みサイクルにおいて置換される。部分ワード書込み
サイクルは、フリップ７０ツブＣ８３からの信号１、Ｔ
ＣＨＭＥＭに応答する選択されたメモリー・モジュール
に記憶され１こ情報のラッチＣ４０に対する読込みを含
んでいる。メモリー・データ・バス１８からのこの６２
ビツトのメモリー・ワードＭＥＭＯＯ〜ＭＥＭ３１はイ
ンバータＣ４１により反転され、・信号ＭＥＭＯＯ〜胤
犯１の形態でラッチＣ４０に対して与えられる。ラッチ
Ｃ４０のラッチ動作はどの読出しサイクルの間でも生じ
る。信号仏眼（社）０〜仏ａε０は、これがデコーダＣ
５０の出力ＣＲＯＯ〜Ｑ巳１により補正される排他的Ｏ
ＲゲートＣ８２に送られ、また補正されたメモリー信号
ＣＭＯＯ−ＣＭ５１としてマルチプレクサＣ６４、Ｃ３
５，０３６およびＣ３７に対して送られる。信号ＢＹＴ
ＥＡ　。

ＢＹＴＥＢ、　ＢＹＴＥＣおよびＢＹＴＥＩＪ　（１）
　状態に従って、これらマルチプレクサの出力■ＪＸＯ
Ｏ〜ＭＵＸ５１の出力は、元のワードにおけるビットに
対してＩｔＩ！にされたシステム・データ・バスからの
８以上のビットと共にメモリー・モジュールから最初に
読出されたワードとなる。次にマルチプレクサの内容は
、インバータ／ドライバＣ２３を経てメモリー・データ
・バス１８に対して送られる。

第２０図のフリップフロツノ０２８は、第１図の７リツ
プフロツプＣ１０からＡＮＤゲートＣ８８を介して信号
ＴＥｓ′ｌＩＣよりセットされ、第１５図の０４からの
信号５ＥＴＬＩＪＤＩＮ、第２０図のＡＮＤ／ＮＯＲゲ
ートＣ４４からの信号５ＥＴＣＯ皿ムＢおよび第１４図
のフリップフロップＣ１０の全てがもはや強制されない
時、ＯＲグー）Ｃ８９からの零出力によってリセットさ
れる。

信号ＴＥＳＴは、実際には読出し／修正／書込みサイク
ルである部分書込みサイクルを含む各読出しサイクルの
６番目のクロック・パルスと同時に強制される第１５図
（７）　Ｐｌ’Ｌ）ＭＣ５カらの信号５ＥＴＴＥＳＴＮ
Ｉ応答５ＩＴＥフリツプフロツグＣ１０により生成され
る。

どれかの書込みサイクルの間、信号ＭＣｌ０は論理数「
１」となる。信号ＭＣＯはＪ−’にフリップフロッグ０
７６をセットして信号Ｍ、　ＣＤに続（次の信号ＭＣＬ
Ｋにおいて信号ＷＲＴＥＮＢを生じる、どれかの読出し
メモリ−０モードにおいて、信号ＭＣＯが論理数「０」
となり、これにまりへＡＮＤゲーグー７７を可能状態に
してその２番目の入力における信号ＡＮＹＭＣ＆フリッ
プフロップＣ７６のｒＫＪ入力に対して送り、フリップ
フロップをリセットする。この状態が信号ＷＲＴＥＮＢ
を終了させる。

８号５ＥＴＬＤＤＩＮ　（ロード・データ・インのセッ
ト）がＦＲＯＭＣ４によって生成され、第１５図のＮ’
Ａ　Ｎ　ＤゲートＣ７８の入力に対して接続される。

ＮＡＮＤゲートグー８は、ＮＡＮＤゲートグーの２番目
の入力に対する出カケ与え、その入力として信号ＷＲＴ
ＥＮＢおよび５ＴＯＰＳＴＡＴＥを有する゛。信号５Ｔ
ＯＰＳＴＡＴＥは通常論理数「１」レベルであり、その
結果信号Ｗ’ＲＴＥＮＢ　ハＮ　Ａ　Ｎ　ＤゲートＣ７
８とＣ７９を経てラッチＣ４５をして信号ＬＤＩＪＩＮ
（データ・インのロード）を生じさせる。

第１４図のＮ　Ａ、Ｎ　ＤゲートＣ８０、Ｃ８１の入力
は共に信号］、ＤＤＩＮＫ接続される。排他的（ＪＲゲ
グーＣ１９はＮＡＮＤゲートＣ８１に対して２番目の入
力を提供し、その入力として物理的アドレスＰＡ３０お
よびＩＮＶ３０　のラッチされたバージョンである信号
ＰＡ３０　ＳＶを有する。排他的ＯＲゲート２０は、Ｎ
ＡＮＤゲート８０に対して２番目の入力を提供し、その
入力として信号ＩＮＶ３０およびＰＡ３０　ＳＶを有す
る。通常、信号ＩＮＶ３０は論理数「０」であり、その
結果、もし信号ＰＡ３０ＳＹが論理数「０」であれば信
号ＰＡ３０ＳＶは論理数「１」となり、これによりＮＡ
ＮＤグー）Ｃ８０’＆して信号ＬＤＤＩＮＯを生じさせ
る。

同様に、もし信号ＰＡ５０ＳＶが＠理数「１」であれば
、信号ＰＡ３０　ＳＶは論理数「０」となり、これによ
りＮＡＮＤゲート８１をして信号ＬＤＤＩＮＩを生じさ
せる。

もし信号ＩＮＶ５０が論理数「１」であれば、ＮＡＮＤ
ゲート８０および８１における信号ＰＳ３０ＳＶの作用
は反転される。信号ＩＮＶ３０は２番目のワードの曹込
み中カッド・ワードの書込みサイクルの間に使用される
。

次に、ＰＲＣｋＭＣ５は信号ＳＥＴハＤをラッチＣ６に
対して出力する。信号ＥＮＤは、次のＭＣＬＩＫパルス
に続（信号５ＥＴＥＮＤに応答してラッチにより生成さ
れる。

ＮＡＮＤゲートグーは信号ＥＮＩ）を受取り、この信号
に応答して信号ＲＩＪＮへＩＮＧを終了させ、これによ
りカラ／りＣ６を停止させる。

再生サイクルの間、ＯＲゲートＣ５Ｂは信号ＭＥＮｉＣ
Ｉ、Ｋを反転して、それ自体インバータ８７により反転
されて信号ＭＣＬＫを生じる信号ＭＣＬＫＹ生成する。

信号ＭＣＬＫはフリップ７０ツブＣ８５をクロックして
信号ＲＥＦ’ＲＥＳ）ｌを信号ＲＥＦＡＩ）Ｒに変換し
、これは信号ＲＥＦＲＥＳＨと共にＮＯＲゲート９０に
対して与えられて、再生アドレス・カウンタＣ８９をＯ
Ｎにする再生アドレス付勢信号ＤＲＶＲＥＦＡン生じる
。カウンタＣ８９は通常２進数カウノタであり、これは
信号ＤＲＶＲＥＦＡおよびパルスＭＣＬＪ（に応答して
メモリー〇アドレス・バス１９に対して全ての可能な６
２ビツトｅアドレスを生成するのである。

【図面の簡単な説明】

第１図は本発明によるメモリーモジュールの使用が可能
なコンピュータ、メモリｍ−コントローラおよびシステ
ムのメモリー・モジュールの間の信号の流れを示すブロ
ック図、第２図はあるメモリ−モジュールな示すブロッ
ク図、第６図は第２図のメモリ下・モジュールの一部を
示す概略図、第４図は第２図のメモリー・モジュールの
一部な示す概略図、第５図は第２図のメモリー−モジュ
ールの一部を示す概略図、第６図は第２−のメモリー・
モジュールの一部を示す概略図、第７因は第２図のメモ
リー−モジュールの一部を示す概略図、第８図は第２図
のメモリー・モジュールの一部を示す概略図、第９図は
第２図のメモリーモジュールの一部を示す概略図、第１
０図は第２図のメモリｍ−モジュールの一部を示す概略
図、第１１図は第２図のメモリー−モジュールの一部を
示す概略図、第１２図は第２図のメモリｍ−モジュール
の一部を示す概略図、第１６図は第２図のメモリー・モ
ジュールの一部を示す概略南、第１４図はメモリー・コ
ントローラの一部を示ｊ概略図、第１５図はメモリー・
コントローラの一部を示す概略図、第１６図はメモリー
・コントローラの一部ケ示す概略図、第１７図はメモリ
ー・コントローラの一部な示す概略図、第１８図はメモ
リー・コントローラの一部を示す概略図、第１９図はメ
モリーコントローラの一部を示ｊ概略図、第２０図はメ
モリー・コントローラの一部を示す概略図、および第２
１図はメモリー・コントローラの一部を示す概略図。 １・・・コノパレータ、２・・・入力バッファ、３−・
・アドレス・ラッチ、４・・・アドレス・マルチプレク
サ、５．６・・・データ・インルジスタ、７．８・・・
データ出力ラッチ、９・・・バッファ・インバータ、１
０−・・制御レジスタ、１１・・・遅延回線、１２・・
・遅延回線、１６〜１５・・・アレー・ドライバ、１６
．１７・・・メモリー・アレー、１８・・・メモリー・
データ・バス、１９・・・アドレス・バス、２０・・・
面選択ロジツク、２１・・・ＭＳＬバス、２２・・・Ｐ
ＳＬバス、２６・・・メモリー・コントローラ、２４・
・・メモリープリチャージ・ロジック、２５〜２７・・
・排他的ＯＲゲート、２８・・・コントローラ、２９・
・・ＯＲ／ＡＮＤゲート、６０・・・Ｄフリップ７０ツ
ブ、６１・・・フリップフロップ、６２・・・ＯＲゲー
ト・アレー、６６〜６５・・・（７バータ、３６・・・
マルチプレクサ、６７・・・Ｄフリップフロップ、６８
・・・デコーダ、６９・・・バッファＡＮＤゲート、４
０・・・ＯＲゲート、４１・・・デコーダ、４６〜４６
・・・ラッチ、４７．４８・・・マルチプレクサ、５０
・・・遅延回線、５１・・・ゲート、５２・・・ＡＮＤ
ゲート・バッファ、５６・・・Ｄ７リツプフロツプ、５
４・・・フリップフロップ、５５゜５８、＜Ｓｏ、６１
・　ＡＮＤゲート、５６−ｆ”；ｊＯＲゲート、５７・
・・ゲート、６３．６６・・・遅延素子、６７・・・Ａ
ＮＤゲート、６８・・・インバータ、６９・・・ＮＯＲ
ゲート、７０・・・インバータ、７２〜８２・・・バッ
ファ・インバータ、８２・・・ＮＡＮＬ）ゲート、８６
・・・ゲート、８４・・・Ｄフリップフロラフ”、８５
゜８６・・・レジスタ。 手続補正書（方式） １．事件の表示 昭和ろ°と年ｑ々ン韮願第２／ｌＩ−り３ユ号ワ１１ｖ
１七？−／１溪究長づｔ ろ、補正をする者 事件との関係　出　願　人 住所 ％　＝ｒ蓋　ブ゛−７−７−ｉ゛７＋−ウ１しへ　つ−
ヂレーシコ／４、代理人

Claims (1)

1. 【特許請求の範囲】 １、システム・データ・バスと、システム・アドレス−
   バスと、 前記システム・データ・バスおよびシステム・アドレス
   ・バスのコントローラ装置に対して接続され、 アドレス指定されるべき記憶場所を表示する信号ＭＥＭ
   ＯＲＹ　ＡＤＤＩ’（ＥＳＳと、前記メモリー素子の書
   込み操作の間の信号ＭＥＭＯＲＹ　ＤＡＴＡと、 信号ＡＤＤＲＥＳＳ、５ＴＲＯＢＥと、前記書込み操作
   の間の信号ＬＯＡＤ　ＤＡＴＡ　ＩＮＥＶＥＮと、 前記書込み操作の間の信号Ｌ（ＪＡＤ　ＤＡ’ｌ’Ａ　
   ｌＮ０ＤＤと、 前記メモリー素子の読出し操作の間の信号ＤＡＴＡＯＵ
   Ｔ　５ＴＲ（ＪＨＥと− 前記読出し操作の間の信号ＤＴＡ　ＯＵＴ’　ＥＶＥＮ
   と、前記読出し操作の間の信号ＤＡＴＡ　０ＴＪＴ　Ｏ
   ＤＤと、信号ＰＢ、ＥＣルＶＧＥ の如き各信号を生じるため前記システム・データ自バス
   およびシステム・アドレス・バスに対して接続された中
   央演算処理装置とを設け、前記メモリー素子は、この素
   子を前記コントローラに対して接続するメモリー・アド
   レス・バスと、前記メモリー素子を前記コントローラに
   接続するメモリー・データ・バスと、前記メモリー素子
   における少なくとも１つのメモリー・モジュールとが設
   けられ、行および列の奇数および偶数番目の半部で名目
   的に配置されたメモリー素子のアレーと、前記信号ＭＦ
   ＭＣＪＲＹ　、卸り部ＳＳをラッチするため前記信号Ａ
   ＤＤＲＥＳＳ　５ＴＲＯＢＥに応答する前記メモリー・
   モジュールにおける装置と、前記信号ＡＩ）ＤＲＥＳＳ
   　５ＴＲＯＢＥ　の発生および前記コントローラ装置に
   対する信号、υＩＹ　［ｔｉｔ／　ＡＤＤ北８８　ＳＴ
   冊ＢＥを生成しかつ信号［ＡＤＤＲＥＳＳ　５ＴＲＯＢ
   Ｅを生成するため前記信号Ｍ矧ＵＲＹ　ＡｌルＲＥＳＳ
   のモジュール識別部分に応答する前記メモリー・モジュ
   ールにおける装置と、前記メモリー素子に対して前記信
   号ａＲＹ　ＡＤＤＲＥＳＳ　の行アドレス部分を連続的
   に提供しかつ前記メモリー素子の選択された行のグルー
   プに対して信号ＤＥｈＡＹＥＤ　′ＩＵＪ、ｌＤ部５Ｓ
   ＳＴＲＯＢＥを提供し、次に前記メモリー素子に対して
   前記信号＃ＲＹ　ＡＤＤＲＥＳＳの列アドレス部分を提
   供し、以て前記メモリー素子の奇数と偶数番目がアドレ
   ス指定され、前記メモリー素子の偶数番目のメモリー素
   子に対して前記メモリー・データ・バスにおけるデータ
   信号を与えるため前記信号１１）ＡＤ　ＤＡＴＡ　ＩＮ
   　ＥＶＥＮ　Ｋ応答する前記メモリー素子における装置
   と、前記メモリー素子の前記の偶数番目のメモリー素子
   に対して信号ＤＥＬＡＹＥＤ鼎ＩＴＥ　ＥＮＡＢＬＥを
   再びるため前記信号ＬＯＡＤ　ＤＴＡＩＮ　ＥＶＥＮに
   応答することにより前記偶数番目のメモリー素子が前記
   メモリー吻データφバスにおける信号ＤＡＴＡを記憶す
   ることを可能にする各メモリー−モジュールにおける２
   番目の遅延装置と、前記メモリー素子の奇数番目のメモ
   リー素子に対して前記メモリー・データ・バスにおける
   信号ＤＡＴＡを与えるため前記信号ＬＯＡＤ　ＤＡＴＡ
   　ＩＮ　ＯＤＤに応答する前記メモリー素子における装
   置と、前記メモリー素子の前記の奇数番目のメモリー素
   子に対して信号ＤＥＬＡＹＥＤ　ＷＲＩＴＥ　ＥＮＡＢ
   ＬＥを与えるため前記信号ＬＯＡＤ　ＤＡＴＡ　ＩＮ　
   ＯＤＤに応答することにより前記奇数素子番目のメモリ
   了累子が前記メモリー・データ・バスからの信号Ｊ）Ａ
   ＴＡを記憶する各メモリー書モジュールにおける６番目
   の遅延装置と、前記信号Ｊ）ＲＩＶＥ　ＯＵＴ　５ＴＲ
   ＯＢＢの少な（とも持続期間中メモリー素子における全
   てのメモリー素子の出力をラッチすｐため前記信号ＤＲ
   ＩＶＥ　０ＬＪＴＳＴＦＩＯＢＥに応答する前記メモリ
   ー素子における装置と、選択されたメモリー・モジュー
   ルの偶数番目のメモリー素子の出力をメモリー〇データ
   ・バスに置くことを可能にするため前記信号ＤＲＩ　Ｖ
   ＥＤＡＴＡ　ＯＵＴ　ＥＶＥＮに応答する前記メモリー
   における装置と、選択されたメモリー・モジュールの奇
   数番目のメモリー素子の出力が前記メモリー・データ・
   バスに置かれることを可能にするため前記信号ＤＲＩＶ
   Ｅ　ＤＡＴＡ　０ＩＪＴ　ＯＤＤに応答する前記メモリ
   ー素子における装置と、前記モジュールの特定の行が信
   号ＡＤＤＲＥＳＳ　５ＴＲＩＪＢＥの直前にアクセスさ
   れたかどうかを判定する前記モジュールの各々における
   比較装置と、前記信号ＰＲＥＣルＩＧＥの終了まで信号
   法Ｗ２ゆｆ）ＲＥＳＳ　ＳＴ肪ＢＥを遅延させるため前
   記比較装置に応答する装置と、メモリー素子に対するこ
   れ以上の信号の送出を遅らせるため信号Ｍ聞ルＳＳ　Ｓ
   Ｔ賄ＢＥおよびＰ用℃凧照Ｅの存在と同時に信号ＡＮＹ
   簡ＡＤＤ此８８　ＳＴ韻ＢＥの存在しないことに応答す
   る前記コントローラ装置における装置とを有することを
   特徴とするコンピュータ・システムのためのメモリー−
   モジュール。 ２、ディジタル信号ソースから符号化されたモジュール
   −アドレス信号を受取る装置と、前記モジュール・アド
   レスを記憶された情報と比較しかつ前記の記憶された情
   報とモジュール・アドレス間の一致に応答して行アドレ
   ス・ストローブ信号ヲ提供する比較装置と、識別信号を
   前記ディジタル信号ソースに提供するため前記行アドレ
   ス・ストローブ信号に応答する装置と、プリセット遅延
   期間の後列アドレス・ストローブを提供するため前記行
   アドレス・ストローブ信号に対して応答する第１の遅延
   装置と、ある順序の組をなすメモリー素子の一致性に対
   応する行および列選択信号を提供するため前記モジュー
   ル選択アドレスの部分に応答する装置と、列アドレス・
   ストローブ信号および行ア１ルス・ストローブ信号に対
   し、また第１と第２の複数の組をなすメモリー素子にお
   ける選択された組のメモリー素子に対して前記行アドレ
   ス・ストローブ信号および列アドレス・ストローブ信号
   を与えるため行および列の選択信号に対して応答するマ
   ルチプレクサ装置とを設け、前記の選択された組のメモ
   リー素子は前記素子に記憶された情報ワードを提供する
   ため前記の行アドレスおよび列アドレス−ストローブ信
   号に応答し、両方の組のメモリー素子から情報ワードを
   同時に記憶するためのラッチ装置を設け、該ラッチ装置
   は前記情報ワードの一方または両方のワードを順次ディ
   ジタル信号ソースに選択的に提供するため前記ディジタ
   ル信号ソースからのワード選択信号に応答し、前記ディ
   ジタル信号ソースからの書込４選択信号を受取るための
   装置と、前記信号ソースからデータ・ワードを受取るた
   めの装置と、前記第１と第２の複数の組をなすメモリー
   素子の１つに対して書込み可能信号を選択的に提供する
   ため前記書込み選択信号に応答する第２の遅延装置とを
   設け、前記メモリー素子は、情報ワードとしての前記の
   符号化モジュール・アドレス信号により表示されるメモ
   リー素子のアドレス場所においてデータ・ワードを記憶
   するため前記行アドレス・ストローブ、列アドレス−ス
   トローブおよび書込み可能信号に応答することを特徴と
   するディジタル情報を記憶するためのメモリー・モジュ
   ール。 ６、　前記情報ワードの１つまたは両方のワードを順次
   前記ディジタル信号ソースに選択的に提供するための前
   記ラッチ装置が、ディジタル・データ・ソースに対して
   同時に選択された情報ワードを提供し、かつワード選択
   信号が終了した後にのみ前記ワードの提供を終了するた
   めの装置を史に含むことを特徴とする特許請求の範囲第
   ２項記載のメモリー・モジュール。 ４、前記ラッチ装置が更に、前記メモリー素子の出力に
   おけるこれ以上の変化とは独立的に前記メモリー素子か
   ら読出された第１のワードを維持するための隔ｐｓ装置
   に含み、以て前記ラッチ装置における情報ワードの格納
   に続いて、新たなモジュール・アドレスが前記モジュー
   ルに対して与えられ、前記ラッチ装置におけるワードが
   新たなアドレスにより選択されたメモリー素子をアドレ
   ス指定するため前記第１の遅延装置に必要な時間読出す
   ことができ、その結果４つの連続するワードがワード間
   の通常のアドレス指定における遅れを生じることなくメ
   モリー〇モジュールから読出すことができることを特徴
   とする特許請求の範囲第２項記載のメモリー・モジュー
   ル。 ５、前記ラッチ装置が更に、前記メモリー素子の出力に
   おけるこれ以上の変化とは独立的に前記メモリー素子か
   ら読出された第１のワードを維持するための隔離装置な
   言み、以て前記ラッチ装置における情報ワードの格納に
   続いて、新たなモジュール・アドレスが前記モジュール
   に対して与えられ、前記ラッチ装置におけるワードが新
   たなアドレスにより選択されたメモリー素子をアドレス
   指定するため前記第１の遅延装置に必要な時間読出−「
   ことができ、その結果４つの連続するワードがワード間
   の通常のアドレス指定における遅れを生じることなくメ
   モリー・モジュールから読出すことができることを特徴
   とする特許請求の範囲第６項記載のメモリー・モジュー
   ル。 ６、符号化されたモジュール・アドレス信号を受取るた
   めの装置が、前記アドレス・ストローブ信号が強制され
   る限り、モジュール・アドレス信号を格納するためディ
   ジタル信号ソースからのアドレス・ストローブ信号に応
   答するアドレス・ラッチ装置を含むことを特徴とする特
   許請求の範囲第２項記載のメモリー〇モジュール。 Ｚ　符号化されたモジュール・アドレス信号を受取るた
   めの装置が、前記アドレス・ストローブ信号が強制され
   る限り、モジュール拳アドレス信号を格納するためディ
   ジタル信号ソースからのアドレス・ストローブ信号に応
   答するアドレス・ラッチ装置を含むことを特徴とする特
   許請求の範囲第６項記載のメモリー−モジュール、 ８、符号化されたモジュール・アドレス信号を受取ルた
   めの装置が、前記アドレス・ス）ローフ信号が強制され
   る限り、モジュール・アドレス信号を格納するためディ
   ジタル信号ソースからのアドレス・ストローブ信号に応
   答するアドレス・ラッチ装置を含むことを特徴とする特
   許請求の範囲第４項記載のメモリー・モジュール。 ９　符号化されたモジュール・アドレス信号を受取るた
   めの装置が、前記アドレス・ストローブ信号が強制され
   る限り、モジュール・アドレス信号を格納するためディ
   ジタル信号ソースからのアドレス・ストローブ信号に応
   答するアドレス−ラッチ装置を含むことを４ＩＭ−徴と
   する特許請求の範囲第５項記載のメモリｍ−モジュール
   、 １０、前記第１の遅延装置が史に前記列アドレス信号を
   提供する前に遅延された行アドレス・ストロ−ブ信号を
   提供するための装置を含み、前記マルチプレクサ装置が
   更に、前記モジュール・アドレスの行アドレス部分およ
   び行アドレスのストローブ信号の付与の後、および列ア
   ドレス・ストローブ信号の付与の前に、前記モジュール
   ・アドレスの列アドレス部分に対して前記メモリー素子
   を接続するため前記の遅延された行アドレス・ストロー
   ブ信号に応答する装置を含むことを特徴とする特許請求
   の範囲第２項記載のメモリー・モジュール。