JPS6055504A - Pcm sound recording and reproducing device - Google Patents

Abstract

PURPOSE:To attain stable servo application with simple constitution by adding an amplitude limiting circuit to a clock generating circuit to control the range of fluctuation of an output frequency and giving D/A conversion to the difference between write and read sides of an address circuit for correction of time base to apply it to a capstan motor after correction of the phase and limitation of the amplitude. CONSTITUTION:The value of a read address is subtracted from the value of a write address by an arithmetic circuit 12, and the digital value obtained from said subtraction undergoes D/A conversion through a servo D/A converting circuit 13 to obtain the analog value. The phase of this analog value is controlled by a gain phase correcting circuit 14. Then an amplitude limiting circuit 15 controls said gain as well as the upper and lower limit levels of the analog value subjected to the control of gain. This analog value is applied to a VCO16, and the output of the VCO16 is used as the 1st clock. This clock is applied to a frequency dividing circuit 22 to be divided down to 1/4 and supplied to a servo circuit 23. The revolution of a capstan motor 24 is controlled so as to obtain synchronization between the output signal of the circuit 22 and the output signal of an FG25.

Description

【発明の詳細な説明】 この発明はアナログ信号をディジタル信号に変換して記
録再生するＰＣＭ録音再生装置において再生されるデジ
タル信号の同期信号の周期が一定となるように記録媒体
の移送速度を制御するいわゆるキャプスタンサーボに関
するものである。Detailed Description of the Invention The present invention controls the transport speed of a recording medium so that the period of a synchronization signal of a digital signal reproduced in a PCM recording/playback device that converts an analog signal into a digital signal and records/plays it is constant. This is related to the so-called capstan servo.

ＰＣＭ録音再生装置は、アナログ信号をディジタル信号
に変換してテープ上に記録し、再生時にはテープ上のデ
ィジタル信号を再生し、それをアナログ昧信号に再変換
して元の音声信号を得るようにした録音再生装置であり
、その−実用例としてマルチトラックによる固定ヘッド
方式のＰＣＭ録音再生装置が公知である。A PCM recording/playback device converts an analog signal into a digital signal and records it on a tape. During playback, it plays back the digital signal on the tape and converts it back into an analog signal to obtain the original audio signal. A multi-track fixed head type PCM recording and reproducing apparatus is known as a practical example thereof.

従来、固定ヘッド方式のＰＣＭ録音再生装置のキャプス
タンサーボとしては、家庭用ＶＴＲにおけるコントロー
ルトラックの様なサーボ用のトラックによりサーボをか
ける方法があるが、サーボ用トラックを別個に必要とす
るので音声信号または映像信号用のトラックのトラック
巾が制約を受ける。また上記サーボ用トラックがドロッ
プアウト等で失なわれた場合、たとえ該サーボ用トラン
ク以外のトラックが無事であっても、テープの走行は保
障できなくなるおそれがある。Conventionally, the capstan servo of a fixed head type PCM recording/playback device has a method of applying servo using a servo track such as the control track on a home VTR, but since a separate servo track is required, the audio The track width of the signal or video signal track is restricted. Furthermore, if the servo track is lost due to dropout or the like, even if the tracks other than the servo trunk are intact, tape running may not be guaranteed.

また、第１図に示す様に、再生ディジタル信号の時間軸
補正処理、ディンターリーブ、デスクランブル、誤り検
出及び誤シ訂正を行うだめの記憶回路７と、上記再生デ
ィジタル信号中の同期信号によって＋１ずつカウントさ
れ上記記憶回路７の書き込みアドレスを指定する書き込
みアドレス回路８と、一定の周波数によって＋１ずつカ
ウントされ上記記憶回路７の読み出しアドレスを指定す
る読み出しアドレス回路９と、上記書き込みアドレス回
路８の出力と上記読み出しアドレス回路９の出力の差を
演算する演算回路１２と、上記演算回路１２において得
られる値をアナログ値に変換しそれをキャプスタンサー
ボ回路２６へ出力するサーボ用り／Ａ変換回路１６とを
備え、時間軸補正用アドレス回路の書き込み側（書き込
みアドレス回路８の出力）と読み出し側（読み出しアド
レス回路９の出力）の差を演算回路１２において演算し
、それをサーボ用Ｖ□変換回路１６においてＲツ、変換
したものを直接キャプスタンサーボ回路２６へ与えるも
のがある。しかし、適正な振巾制限が行なわれていない
ので、キャプスタンモータの動作が安定せず、その結果
復調不可能な速度でキャプスタンモータが回転し記録媒
体上の同期信号全検出できなくなってキャプスタンモー
タの制御が不可能となってしまい、磁気テープ等の記録
媒体に傷をつけるという欠。点を生じた。As shown in FIG. 1, there is also a storage circuit 7 for performing time axis correction processing, dinterleaving, descrambling, error detection, and error correction of the reproduced digital signal, and a synchronization signal in the reproduced digital signal. A write address circuit 8 counts by +1 and specifies a write address of the memory circuit 7; a read address circuit 9 counts by +1 at a constant frequency and specifies a read address of the memory circuit 7; an arithmetic circuit 12 that calculates the difference between the output and the output of the read address circuit 9; and a servo/A conversion circuit that converts the value obtained in the arithmetic circuit 12 into an analog value and outputs it to the capstan servo circuit 26. 16, the difference between the write side (output of the write address circuit 8) and the read side (output of the read address circuit 9) of the time axis correction address circuit is calculated in the arithmetic circuit 12, and it is converted into V□ for servo. In the circuit 16, there is a circuit that directly supplies the converted R to the capstan servo circuit 26. However, since the amplitude is not properly limited, the operation of the capstan motor is unstable, and as a result, the capstan motor rotates at a speed that cannot be demodulated, making it impossible to detect all the synchronization signals on the recording medium, and the capstan motor becomes unstable. This makes it impossible to control the stun motor, causing damage to recording media such as magnetic tape. A point was generated.

この発明は−に記した従来のものの欠点を除去するため
になされたもので、時間軸補正用アドレス回路の書き込
み側と読み出し側の差を／Ａ変換したものをさらに適正
な位相補正と振巾制限を行なってキャプスタンモータに
加えて、簡単な構成で安定してサーボがかかるＰＣＭ録
音再生装置を提供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones described in (-), and the difference between the write side and the read side of the time axis correction address circuit is converted into /A, and it is possible to perform further appropriate phase correction and amplitude. It is an object of the present invention to provide a PCM recording and reproducing device which has a simple structure and can stably apply servo in addition to a capstan motor with restrictions.

以下、この発明の一実施例を第２図について説明する。An embodiment of the present invention will be described below with reference to FIG.

第２図において、１は磁気テープ、２は該磁気テープ１
に接触し磁気テープ１上に同期信号を含むディジタル信
号に変調されて記録された信号をトラック毎に再生する
複数の磁気ヘッド、６は該磁気ヘッドが再生した信号を
各トラック毎にＲＺ　（Ｒｅｔｕｒｎ　ｔｏ　Ｚｅｒｏ
　）信号に復調して出力する復調回路である。６は各ト
ラックに対応する様に設けられた同期パターン検出回路
４とブロック検出回路５によって構成される同期検出回
路である。尚、該同期パターン検出回路４は各トラック
毎に復調された信号中より同期信号を検出するがドロッ
プアウト等によって同期信号が再生できなかった場合に
おいても、自走周波数にて信号を出力するドロップアウ
ト補償対策が施されている。In FIG. 2, 1 is a magnetic tape, 2 is the magnetic tape 1
A plurality of magnetic heads contact the magnetic tape 1 and reproduce signals recorded on the magnetic tape 1 by being modulated into digital signals including a synchronizing signal, track by track; 6 is an RZ (Return) for the signals reproduced by the magnetic heads for each track; to Zero
) is a demodulation circuit that demodulates and outputs the signal. Reference numeral 6 denotes a synchronization detection circuit composed of a synchronization pattern detection circuit 4 and a block detection circuit 5 provided corresponding to each track. The synchronization pattern detection circuit 4 detects a synchronization signal from the demodulated signal for each track, but even if the synchronization signal cannot be reproduced due to dropout or the like, the dropout pattern detecting circuit 4 outputs a signal at a free-running frequency. Out compensation measures have been taken.

また、上記グロック検出回路５は上記同期パターン検出
回路４が検出した各トラック毎の同期信号の中で最も早
く検出できたトラックの同期信号を検出しそれを同期検
出信号として出力する。７は記憶回路であり、再生ディ
ジタル信号の時間軸補正処理、ディンターリーブ、デス
クランブル、誤り検出及び誤り訂正を行うだめのもので
ある。８は書き込みアドレス回路であシ、上記同期検出
回路６からの同期検出信号によって＋１ずつカウントさ
れ、上記記憶回路７への磁気テープ１からの再生ディジ
タル信号の書き込みアドレスを指定する。９は読み出し
アドレス回路であり、水晶振動子等によって得られる一
定の周波数信号によって＋１ずつカウントされ、上記記
憶回路７への磁気テープ１からの再生ディジタル信号の
読み出しアドレスを指定する。１０は誤り検出回路であ
り、上記再生ディジタル信号の内容をパリティ検査し誤
りが一定以上あるか否かを調べ誤りが一定以上なら論理
レベル°′１″を出力し、誤勺が一定以下なら論理レベ
ル°′０”を出力する。　以上の記憶回路７、書き込み
アドレス回路８、読み出しアドレス回路９及び誤ジ検出
回路１０によシ符号訂正回路１１が構成される。１２は
演算回路であり、上記符号訂正回路１１から得られる上
記書き込みアドレス回路８の値から上記読み出しアドレ
ス９の値を減算する。１３はサーボ用気変換回路であυ
、上記演算回路１２によって得られるディジタル値をア
ナログ値に変換する。１４は位相補正回路であり、上記
サーボ用り／Ａ変換回路１６によって得られるアナログ
値の位相とゲインを調整しキャプスタンサーボ系を安定
して動作させる。１５は振巾制限回路であり、上記位相
補正回路１４によって位相とゲインが調整されたアナロ
グ値の上限と下限を制限することによって、後述するキ
ャプスタンモータ２６の回転数の上限と下限を制限し、
上記復調回路６及び同期検出回路乙の動作を安定させる
。１６は上記振巾制限回路１５によって発振周波数が決
定されるＶＣＯ（電圧制御発振回路）であり、上記振巾
制限回路１５によって得られるアナログ値が犬きくなれ
ば該発振周波数は高くなる特性を有する。以上の、演算
回路１２、サーボ用り／Ａ変換回路１３、位相補正回路
１４、振巾制限回路１５及びＶＣＯ１６により第１のク
ロック発生回路１７が構成される。尚、上記アドレス値
の差がない場合、該第１のクロック発生回路１７の出力
周波数は後述する周波数発電機２５（以下Ｆ　Ｇと呼ぶ
）の周波数の４倍とする。１８は第２のクロツタ発生回
路であり、後述するＦＧ２５の周波数の４倍の一定した
周波数信号を出力する。Further, the glock detection circuit 5 detects the synchronization signal of the track that was detected earliest among the synchronization signals for each track detected by the synchronization pattern detection circuit 4, and outputs it as a synchronization detection signal. Reference numeral 7 denotes a storage circuit which performs time axis correction processing, dinterleaving, descrambling, error detection and error correction of the reproduced digital signal. 8 is a write address circuit, which is counted by +1 in response to the synchronization detection signal from the synchronization detection circuit 6, and designates the write address of the reproduced digital signal from the magnetic tape 1 to the storage circuit 7. Reference numeral 9 denotes a read address circuit, which counts in increments of +1 using a constant frequency signal obtained from a crystal oscillator or the like, and specifies the read address of the reproduced digital signal from the magnetic tape 1 to the storage circuit 7. Reference numeral 10 denotes an error detection circuit which performs a parity check on the content of the reproduced digital signal to determine whether or not there are errors above a certain level.If the error is above a certain level, it outputs a logic level °'1'', and if the error is below a certain level, it outputs a logic level. Outputs level °'0''. The above memory circuit 7, write address circuit 8, read address circuit 9, and error detection circuit 10 constitute a code correction circuit 11. 12 is an arithmetic circuit which subtracts the value of the read address 9 from the value of the write address circuit 8 obtained from the code correction circuit 11; 13 is the servo air conversion circuit υ
, converts the digital value obtained by the arithmetic circuit 12 into an analog value. A phase correction circuit 14 adjusts the phase and gain of the analog value obtained by the servo/A conversion circuit 16 to stably operate the capstan servo system. Reference numeral 15 denotes an amplitude limiting circuit, which limits the upper and lower limits of the rotation speed of the capstan motor 26, which will be described later, by limiting the upper and lower limits of the analog value whose phase and gain have been adjusted by the phase correction circuit 14. ,
The operations of the demodulation circuit 6 and the synchronization detection circuit B are stabilized. 16 is a VCO (voltage controlled oscillator circuit) whose oscillation frequency is determined by the amplitude limiting circuit 15, and has a characteristic that the oscillation frequency increases as the analog value obtained by the amplitude limiting circuit 15 becomes sharper. . The first clock generation circuit 17 is constituted by the arithmetic circuit 12, the servo/A conversion circuit 13, the phase correction circuit 14, the amplitude limiting circuit 15, and the VCO 16 described above. If there is no difference in the address values, the output frequency of the first clock generation circuit 17 is four times the frequency of a frequency generator 25 (hereinafter referred to as FG), which will be described later. 18 is a second crotter generating circuit, which outputs a constant frequency signal four times the frequency of FG 25, which will be described later.

１９は動作制御回路であり、とのＰＣＭ録音再生装置が
録音状態か否かを検出し録音状態なら論理レベルパ１″
″を出力し、そうでないときには論理レベル゛′０″を
出力する。２０は上記第１のクロック発生回路１７の出
力信号と上記第２のクロック発生回路１８の出力信号の
いずれか一方を選択する切換回路であり、上記誤り検出
回路１０と動作制限回路１９の出力がＯＲ回路２１に入
力することにより、誤りの量が一定以上か、または録音
状態であれば、上記第２のクロック発生回路１８の出力
信号を選択し、誤りの量が一定以下でかつ録音状態でな
いのならば、上記第１のクロック発生回路１７の出力信
号を選択する。２２は分用回路であり、上記切換回路２
０によって得られる選択信号を後述するＦＧ２５の周波
数と等しくなるように／４分周し、これをサーボ几１基
準信号とし、上記切換回路２０が作動して入力信号が切
換った際に、上記第１のクロック発生回路１７の出力信
号と第２のクロック発生回路１８の出力信号の位相のず
れによって発生する出力の位相変化を低減させている。Reference numeral 19 denotes an operation control circuit which detects whether or not the PCM recording and playback device is in the recording state, and if it is in the recording state, the logic level is set to 1''.
otherwise outputs logic level ``0''. 20 is a switching circuit for selecting either the output signal of the first clock generation circuit 17 or the output signal of the second clock generation circuit 18, and the output of the error detection circuit 10 and the operation restriction circuit 19 is By inputting the signal to the OR circuit 21, if the amount of error is above a certain level or if the recording state is present, the output signal of the second clock generation circuit 18 is selected, and if the amount of error is below a certain level and the recording state is not present, the output signal of the second clock generation circuit 18 is selected. If so, the output signal of the first clock generation circuit 17 is selected. 22 is a division circuit, which is connected to the switching circuit 2 above.
The selection signal obtained by 0 is divided by 4 to be equal to the frequency of FG25, which will be described later, and this is used as the servo switch 1 reference signal.When the switching circuit 20 is activated and the input signal is switched, the above The phase change in the output caused by the phase shift between the output signal of the first clock generation circuit 17 and the output signal of the second clock generation circuit 18 is reduced.

２３はサーボ回路、２４は上記磁気テープ１を駆動させ
るだめのキャプスタンモータ、２５は、上記キャプスタ
ンモータの回転周波数を検出するＦＣであり、上記サー
ボ回路２６は上記分周回路２２の出力信号（サーボ用基
準信号）と上記ＦＧ２５の出力信号が同期するように上
記キャプスタンモータ２４０回転を制御する。以上の分
周回路２２、サーボ回・路２６、キャプスタンモータ２
４及びＦＧ２５によりキャプスタンサーボ回路２６が構
成される。23 is a servo circuit, 24 is a capstan motor for driving the magnetic tape 1, 25 is an FC for detecting the rotational frequency of the capstan motor, and the servo circuit 26 is an output signal of the frequency dividing circuit 22. The rotation of the capstan motor 240 is controlled so that the servo reference signal and the output signal of the FG 25 are synchronized. Above frequency dividing circuit 22, servo circuit/circuit 26, capstan motor 2
4 and FG25 constitute a capstan servo circuit 26.

次に動作について説明する。走行中の上記磁気テープ１
上に複数のトラック毎に変調されて記録されている信号
を上記複数の磁気ヘッド２によって各トラック毎に再生
し、その信号を上記復調回路６に）いてＲＺ　（Ｒｅｔ
ｕｒｎ　ｔｏ　Ｚｅｒｏ　）　信号に復調する。さらに
この復調された信号は上記同期検出回路乙において、同
期信号が検出されて、これによシ磁気テープ１の走行速
度に対応した信号（同期検出信号）が得られる。この同
期検出信号は上記書き込みアドレス回路８に供給され、
該書き込みアドレス回路８の書き込みアドレスの値を増
加させる。また、上記読み出しアドレス回路９の読み出
しアドレスの値は一定の周波数で増加するので、該書き
込みアドレスと読み出しアドレスの値を比較することに
よって、磁気テープ１０走行速度が速すぎるか遅すぎる
かを判断可能となる。Next, the operation will be explained. The above magnetic tape 1 in motion
The signals modulated and recorded for each of a plurality of tracks are reproduced for each track by the plurality of magnetic heads 2, and the signals are sent to the demodulation circuit 6) and then transmitted to the RZ (Ret.
urn to Zero) signal. Furthermore, a synchronization signal is detected from this demodulated signal in the synchronization detection circuit B, thereby obtaining a signal (synchronization detection signal) corresponding to the running speed of the magnetic tape 1. This synchronization detection signal is supplied to the write address circuit 8,
The value of the write address of the write address circuit 8 is increased. Furthermore, since the value of the read address of the read address circuit 9 increases at a constant frequency, it can be determined whether the running speed of the magnetic tape 10 is too fast or too slow by comparing the values of the write address and the read address. becomes.

即ち、上記書き込みアドレスの値から読み出しアドレス
の値を減算した結果が大きくなればテープ走行が速すぎ
るということとなり、その逆であれば遅すぎるというこ
ととなる。したがって上記した様な減算を上記演算回路
１２において行い、該減算によって得られるディジタル
値を上記サーボ用少変換回路１３においてＤ／Ａ変換し
、さらに上記シえ変換によって得られるアナログ値の位
相とゲイン上記位相補正回路１４において調整する。That is, if the result of subtracting the value of the read address from the value of the write address becomes large, it means that the tape is running too fast, and vice versa, it means that it is too slow. Therefore, the above-mentioned subtraction is performed in the arithmetic circuit 12, the digital value obtained by the subtraction is D/A converted in the servo small conversion circuit 13, and the phase and gain of the analog value obtained by the above-mentioned shear conversion are further calculated. Adjustment is made in the phase correction circuit 14.

次に、−Ｆ記振巾制限回路１５においてこの位相とゲイ
ンが調整されたアナログ値の上限と下限を制限して、こ
れを上記ＶＣＯ１６に加え、該ＶＣＯ１６の出力を第１
のクロックとする。この第１のクロックを上記分周回路
２２に加えると、ここでン。に分周されて上記サーボ回
路２６に供給され、上記サーボ回路２６は上記分周回路
２２の出力信号と上記ＦＧ２５の出力信号が同期するよ
うに上記キャプスタンモータ２４の回転を制御する。Next, in the -F recording width limiting circuit 15, the upper and lower limits of the analog value whose phase and gain have been adjusted are limited, and these are added to the VCO 16, and the output of the VCO 16 is
clock. When this first clock is applied to the frequency dividing circuit 22, the result is N. The servo circuit 26 controls the rotation of the capstan motor 24 so that the output signal of the frequency dividing circuit 22 and the output signal of the FG 25 are synchronized.

しかし、上記磁気テープ１上に無録音部分があったり、
大きなドロップアウトが発生したり、あるいは録音機自
体が録音状態（または、ポーズ、ＦＦ、ＲＥＷ状態）で
ある場合は上記磁気テープ１から同期信号を検出してサ
ーボをかけることは不可能となる。したがって、無録音
部分及びドロップアウトを上記誤シ検出回路１０におい
て検出し、録音状態であることを上記動作制御回路１°
９において検出することによって、上記した様に磁気テ
ープ１上に無録音部分があったり大きなドロップアウト
が発生したシあふいは録音機自体が録音状態である場合
には、上記切換回路２０を作動させて、上記第１のクロ
ック発生回路１７の出力から上記第２のクロック発生回
路１８の出力へ切換えて、これを上記キャプスタンサー
ボ回路２６に加えることによって上記キャプスタンモー
タ２４の巨１転を制御している。However, if there are unrecorded parts on the magnetic tape 1,
If a large dropout occurs or if the recorder itself is in a recording state (or in a pause, FF, or REW state), it becomes impossible to detect a synchronizing signal from the magnetic tape 1 and apply servo. Therefore, the unrecorded portion and dropout are detected by the error detecting circuit 10, and the recording state is detected by the operation control circuit 1.
By detecting at step 9, if there is an unrecorded portion on the magnetic tape 1 or a large dropout occurs as described above, the switching circuit 20 is activated if the recorder itself is in the recording state. Then, the output of the first clock generation circuit 17 is switched to the output of the second clock generation circuit 18, and this is applied to the capstan servo circuit 26, thereby causing the capstan motor 24 to make a huge turn. It's in control.

まだ、上記実施例ではディジタル処理回路（演算回路１
２）とアナログ処理回路（位相補正回路１４、振巾制限
回路１５及びＶＣＯ１６）によって第１のクロック発生
回路を構成しているが、全てディジタル処理回路で構成
することも可能である。However, in the above embodiment, the digital processing circuit (arithmetic circuit 1
2) and analog processing circuits (phase correction circuit 14, amplitude limiting circuit 15, and VCO 16) constitute the first clock generation circuit, but it is also possible to configure it entirely with digital processing circuits.

上記した如く本発明は、磁気テープ１等の記録媒体から
再生されたディジタル信号を復調する復調回路６と、再
生ディジタル信号の同期信号を検出する同期検出回路６
と、上記再生ディジタル信号の時間軸補正処理を行うだ
めの記憶回路７と、上記同期検出回路６が検出した同期
信号によってカウントされ上記記憶回路７の書き込みア
ドレスを指定する書き込みアドレス回路８と、一定周波
数の信号によってカウントされ上記記憶回路７の読み出
しアドレスを指定する読み出しアドレス８と、−１＝記
書き込みアドレスの値と読み出しアドレスの値の差が大
きくなると出力する周波数が高くなる第１のクロック発
生回路１７等のクロック発生回路と、上記クロック発生
回路の出力周波数を基準クロックとして上記記録媒体の
移送速度を制御するキャプスタンサーボ回路２６等の駆
動制御回路とを備え、上記再生デジタル信号の同期信号
の周期が一定となるように記録媒体の上記記録媒体の移
送速度を制御するようにしたＰｃＭ録音再生装置におい
て、上記クロック発生回路１７に出力周波数の変動巾を
制限する振巾制限回路１５を設けたので、上記キャプス
タンサーボ回路２６の基準クロックの周波数の変動巾を
制限することに′よって、上記記録媒体を駆動させるだ
めのキャプスタンモータ２４の回転数の上限と下限が制
限され上記記録媒体の移送速度の上限と下限が制限でき
る。したがって、上記記録媒体の移送速度が安定し、上
記記録媒体からの再生ディジタル信号の同期によって信
号を復調する上記復調回路３の動作も安定し、かつ記録
媒体の移送速度も大巾に変化しないので磁気テープ１等
の記録媒体を傷めるおそれもない。まだ、余りに高い周
波数を上記キャプスタンサーボ回路２６の基準クロック
として与えると該サーボ回路の動作を保障できなくなる
が、上記の如くすれば、この欠点も除去できる。As described above, the present invention includes a demodulation circuit 6 that demodulates a digital signal reproduced from a recording medium such as a magnetic tape 1, and a synchronization detection circuit 6 that detects a synchronization signal of the reproduced digital signal.
, a memory circuit 7 for performing time axis correction processing of the reproduced digital signal, a write address circuit 8 for specifying a write address of the memory circuit 7 counted by the synchronization signal detected by the synchronization detection circuit 6, and a constant A read address 8 which is counted by a frequency signal and specifies a read address of the storage circuit 7, and a first clock generation whose output frequency becomes higher when the difference between the value of the write address and the read address increases by -1. A clock generation circuit such as a circuit 17, and a drive control circuit such as a capstan servo circuit 26 that controls the transfer speed of the recording medium using the output frequency of the clock generation circuit as a reference clock, and generates a synchronization signal of the reproduced digital signal. In the PcM recording and reproducing apparatus, the transfer speed of the recording medium is controlled so that the cycle of the recording medium is constant, and the clock generating circuit 17 is provided with an amplitude limiting circuit 15 for limiting the variation width of the output frequency. Therefore, by limiting the variation range of the frequency of the reference clock of the capstan servo circuit 26, the upper and lower limits of the rotational speed of the capstan motor 24, which is used to drive the recording medium, are limited. The upper and lower limits of the transfer speed can be restricted. Therefore, the transport speed of the recording medium is stabilized, the operation of the demodulation circuit 3 that demodulates the signal by synchronization with the reproduced digital signal from the recording medium is also stable, and the transport speed of the recording medium does not change significantly. There is no risk of damaging the recording medium such as the magnetic tape 1. Still, if an excessively high frequency is applied as the reference clock to the capstan servo circuit 26, the operation of the servo circuit cannot be guaranteed, but this drawback can also be eliminated by doing as described above.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来例を示すブロック図、第２図は本発明の実
施例を示すブロック図である。 １・・・磁気テープ、６・・・復調回路、６・・・同期
検出回路、７・・・記憶回路、８・・・書き込みアドレ
ス回路、９・・・読み出しアドレス回路、１５・・・振
巾制限回路、１７・・・第１のクロック発生回路、２６
・・・キャプスタンサーボ回路。FIG. 1 is a block diagram showing a conventional example, and FIG. 2 is a block diagram showing an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Magnetic tape, 6... Demodulation circuit, 6... Synchronization detection circuit, 7... Memory circuit, 8... Write address circuit, 9... Read address circuit, 15... Shake Width limiting circuit, 17...first clock generation circuit, 26
...Capstan servo circuit.

Claims (1)

【特許請求の範囲】 記録媒体から再生されたディジタル信号を復調する復調
回路と１、再生ディジタル信号の同期信号を検出する同
期検出回路と、上記再生ディジタル信号の時間軸補正処
理を行うための記憶回路と、上記同期検出回路が検出し
た同期信号によってカウントされ上記記憶回路の書き込
みアドレスを指定する書き込みアドレス回路と、一定周
波数の信号によってカウントされ上記記憶回路の読み出
しアドレスを指定する読み出しアドレス回路と、上記書
き込みアドレスの値と読み出しアドレスの値の差が大き
くなると出力する周波数が高くなるクロック発生回路と
、上記クロック発生回路の出力） 周波数を基準クロックとして記録媒体の移送速度を制御
する駆動制御回路とを備え、上記再生デジタル信号の同
期信号の周期が一定となるように上記記録媒体の移送速
度を制御するようにしたＰＣＭ録音再生装置において、
上記クロック発生回路に出力周波数の変動中を制御する
振巾制限回路を設けたことを特徴とするＰＣＭ録音再生
装置。[Scope of Claims] A demodulation circuit that demodulates a digital signal reproduced from a recording medium, a synchronization detection circuit that detects a synchronization signal of the reproduced digital signal, and a memory for performing time axis correction processing of the reproduced digital signal. a write address circuit that is counted by a synchronization signal detected by the synchronization detection circuit and designates a write address of the storage circuit; and a read address circuit that is counted by a signal of a constant frequency and designates a read address of the storage circuit. a clock generation circuit that outputs a higher frequency when the difference between the value of the write address and the value of the read address increases; and a drive control circuit that controls the transfer speed of the recording medium using the output frequency of the clock generation circuit as a reference clock. In a PCM recording and reproducing apparatus, the PCM recording and reproducing apparatus is configured to control the transport speed of the recording medium so that the period of the synchronization signal of the reproduced digital signal is constant,
A PCM recording and reproducing device, characterized in that the clock generating circuit is provided with an amplitude limiting circuit for controlling fluctuations in the output frequency.