JPS6051828B2 - television receiver - Google Patents
television receiverInfo
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- JPS6051828B2 JPS6051828B2 JP7446378A JP7446378A JPS6051828B2 JP S6051828 B2 JPS6051828 B2 JP S6051828B2 JP 7446378 A JP7446378 A JP 7446378A JP 7446378 A JP7446378 A JP 7446378A JP S6051828 B2 JPS6051828 B2 JP S6051828B2
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- pulse
- signal
- horizontal scanning
- writing
- pulses
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Description
【発明の詳細な説明】
本発明は、一つのテレビジョン受像機の主画面上に同時
に、他チャンネルもしくは同一チャンネルより供給され
る副画面を挿入できる受像機に関するものであり、前記
副画面の画質を従来方式に比して、改善することを目的
としている。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a television receiver in which a sub-screen supplied from another channel or the same channel can be inserted simultaneously on the main screen of one television receiver, and the image quality of the sub-screen can be The aim is to improve this compared to the conventional method.
以下従来例と対比させながら本発明の内容を詳細に説明
する。同一画面上に2つのチャンネルI)■の画像を吹
出する効果として第1図に示すものが考えられる。The content of the present invention will be explained in detail below while comparing with the conventional example. The effect shown in FIG. 1 can be considered as an effect of blowing out images of two channels I) (2) on the same screen.
チャンネルIの全画面1とチャンネル■の画面2が第1
図aNbのような状況の時、チャンネル■の画面2を縦
方向(以下垂直走査方向と称す)、横方向(以下水平走
査方向と称す)を各々ln画面面積にして、チャンネル
Iの主画面の119で、右下に吹出すると合成画面3が
えられる。このようなチャンネル■画面表示原理は例え
ば次のようになる。最初に、記憶回路にある一水平走査
期間に存在する絵素信号を、標本化周波数fcwで書き
込み、この水平走査期間にひきつづく、二つの水平走査
期間の絵素信号を無視し、再び前記と同様な書き込みを
行う。すなわちくり返し周期三水平走査期間(3H)で
、絵素信号を順次、記憶回路に書き込む。次にチャンネ
ル■の水平走査が合成画面3の■の部分を走引するとき
、前記記憶フ回路に書き込んだ信号を、書き込み標本化
周波数fcwの3倍の周波数fcR■3fcwで、すべ
ての水平走査期間にわたつて(すなわち周期Hで)読み
出し、この読み出した信号をチャンネルIの画像信号と
入れ替えることにより合成画面3を得る。5 従来提案
されている上述のテレビジョン受像機では、次のような
欠点がある。Full screen 1 of channel I and screen 2 of channel ■ are the first
In the situation shown in Figure aNb, the vertical direction (hereinafter referred to as the vertical scanning direction) and the horizontal direction (hereinafter referred to as the horizontal scanning direction) of screen 2 of channel ■ are each ln screen area, and the main screen of channel I is At 119, if you blow up at the bottom right, you will get composite screen 3. The principle of displaying such a channel screen is as follows, for example. First, the pixel signals present in one horizontal scanning period in the memory circuit are written at the sampling frequency fcw, the pixel signals of two horizontal scanning periods following this horizontal scanning period are ignored, and the above process is repeated. Perform similar writing. That is, picture element signals are sequentially written into the memory circuit in a repeating period of three horizontal scanning periods (3H). Next, when the horizontal scan of the channel ■ scans the part ■ of the composite screen 3, the signal written in the memory circuit is applied to all the horizontal scans at a frequency fcR■3fcw, which is three times the writing sampling frequency fcw. The synthesized screen 3 is obtained by reading out the signal over a period (that is, with period H) and replacing the read signal with the image signal of channel I. 5. The previously proposed television receivers described above have the following drawbacks.
例えば、チャンネル■の画面2中に、水平走査方向に、
黒レベルの継続時間が標本化周期3Hに近い縞模様が存
在する場合、上記従来のものでは水平走査方向にわたり
3回に1回しか標本化しないので、記憶回路への書き込
み開始条件によつては、この縞模様は書き込みを全く無
視され、結果として縞模様の欠落した挿入画面5を映出
することになる。本発明は上記の欠点を改善し、合成画
面6中に示すような挿入画面7を提供せんとするもので
ある。For example, on screen 2 of channel ■, in the horizontal scanning direction,
If there is a striped pattern whose black level duration is close to the sampling period of 3H, the above conventional method samples only once every three times in the horizontal scanning direction, so depending on the conditions for starting writing to the memory circuit. , this striped pattern is completely ignored for writing, and as a result, an inserted screen 5 with no striped pattern is displayed. The present invention aims to improve the above-mentioned drawbacks and provide an insertion screen 7 as shown in the composite screen 6.
第2図aは従来例による信号書き込み原理を通常の映出
画面2上に対応させて表現したものである。FIG. 2a shows the principle of signal writing according to a conventional example in relation to a normal projection screen 2. In FIG.
斜線部8〜10は第1図bに示したチャンネル■の縞模
様4からなる信号情報の一部を意味する。破線11〜1
7は一水平走査方向にわたる絵素信号の書き込み状態を
示し、この破線11〜17からなる3水平走査期間(3
H)おきのくり返しが垂直走査線方向にわたる書き込み
を構成している。従つて、第2図aの中では破線11〜
17で示した書き込み状態が縞模様4の斜線部6〜10
からなる絵素の黒レベルと重ならず、よつて黒レベルを
全く書き込むことができない。すなわち前述のことき縞
模様の欠落した挿入画面5しか得られないことになる。
第2図bは本発明による書き込み原理を第2図aと同様
にして、映出画面2上のタイミングに対応させて表現し
たものである。The hatched areas 8 to 10 represent part of the signal information consisting of the striped pattern 4 of channel 1 shown in FIG. 1b. Broken line 11-1
7 indicates the write state of pixel signals over one horizontal scanning direction, and the 3 horizontal scanning periods (3
H) Every other repetition constitutes writing across the vertical scanning line direction. Therefore, in Figure 2a, the dashed lines 11~
The writing state indicated by 17 is the shaded area 6 to 10 of striped pattern 4.
The black level does not overlap with the black level of the picture element consisting of , and therefore the black level cannot be written at all. In other words, only the inserted screen 5 without the above-mentioned striped pattern is obtained.
FIG. 2b shows the writing principle according to the present invention in a manner similar to that shown in FIG.
斜線部18〜20は同じく、第1図に示したチャンネル
■の縞模様4からなる信号情報の一部を意味する。破線
21〜27、一点鎖線28〜3牡二点鎖線35〜41は
各々一水平方向にわたる絵素信号書き込み状.態のタイ
ミングを示す。まずチャンネル■のある垂直同期期間V
1において、破線21〜27からなる三水平走査期間(
3FI)ごとのくり返しが垂直走査線方向にわたる書き
込みを構成しているものとする。この書き込みりよつて
斜線部18〜20よりなる画面情報42は、記憶手段に
蓄積された後読み出され、チャンネルIの垂直同期期間
V1″にわたり合成画面上に第3図aに示すごとき挿入
画面43を表示する。すなわち縞模様の斜線部18〜2
0は第2図aの場合と同様に書き込みく状態21〜27
より外れているので、挿入画面43は全くの白画面とな
る。チャンネル■の次の垂直同期期間112においては
、一点斜線28〜34からなる3Hおきのくり返しが垂
直走査線方向にわたる書き込みを構成する。この書き込
みによつて、縞模様の斜線部18〜20よりなる画面情
報42は記憶手段に蓄積された後読み出され、チャンネ
ルIの垂直同期期間V2″にわたり、合成画面上には第
3図bに示すごとき挿入画面44を表示する。すなわち
縞模様の斜線部18〜20は書き込み28〜34に重な
つているので、黒レベルを含んだ挿入画面44となる。
チャンネル■におけるさらに次の垂直同期期間V3にお
いては、二点′鎖線35〜41からなる3Hおきのくり
返しが垂直走査線方向にわたる書き込みを構成する。こ
の書き込みによつて、縞模様の斜線部18〜20よりな
る画面情報42は記憶手段に蓄積された後読み出され、
チャンネルIの垂直同期期間V3″にわ・たり、合成画
面上には第3図cに示すごとき挿入画面45を表示する
。すなわち第3図bの場合と同様に、縞模様の斜線部1
8〜20は書き込み35〜41に重なつているので、黒
レベルを含んだ挿入画面45となる。上記の説明から容
易にわかるように、破線21〜27、一点鎖線28〜3
4、二点鎖線35〜41に代表される三種の異なる書き
込み状態のタイミングをチャンネル■における垂直同期
期間■1,■2,■3,■1,■2,V3・・・・・と
順次くり返せば、各々対応したチャンネルIにおける読
み出し垂直同期期間■1″,V2″,V3″,V1″,
V2″,V3″・・に対応して挿入画面は43,44,
45,43,44,45・・・・・・と順次くり返して
映出される。Similarly, the hatched areas 18 to 20 represent part of the signal information consisting of the striped pattern 4 of channel (2) shown in FIG. Dashed lines 21 to 27, dashed dotted lines 28 to 3, and dashed and double dotted lines 35 to 41 each represent a pixel signal writing shape extending in one horizontal direction. Indicates the timing of the state. First, the vertical synchronization period V with channel ■
1, three horizontal scanning periods (
It is assumed that repetition every 3FI) constitutes writing in the vertical scanning line direction. As a result of this writing, the screen information 42 consisting of the hatched areas 18 to 20 is stored in the storage means and then read out, and an inserted screen 43 as shown in FIG. In other words, the diagonal lines 18 to 2 of the striped pattern are displayed.
0 is written in states 21 to 27 in the same way as in Figure 2a.
Since the insertion screen 43 is further off, the insertion screen 43 becomes a completely white screen. In the next vertical synchronization period 112 of channel (2), repetition of diagonal lines 28 to 34 every 3H constitutes writing in the vertical scanning line direction. By this writing, the screen information 42 consisting of the diagonal lines 18 to 20 of the striped pattern is stored in the storage means and then read out, and over the vertical synchronization period V2'' of channel I, the screen information 42 shown in FIG. An insertion screen 44 as shown in FIG. 1 is displayed. That is, since the diagonal lined portions 18 to 20 of the striped pattern overlap the writings 28 to 34, the insertion screen 44 includes the black level.
In the next vertical synchronization period V3 in channel (2), repeating every 3H consisting of two-dot chain lines 35 to 41 constitutes writing in the vertical scanning line direction. By this writing, the screen information 42 consisting of the diagonal lines 18 to 20 of the striped pattern is stored in the storage means and then read out.
During the vertical synchronization period V3'' of channel I, an insertion screen 45 as shown in FIG. 3c is displayed on the composite screen. That is, as in the case of FIG.
8 to 20 overlap with the writings 35 to 41, so the insertion screen 45 includes the black level. As can be easily seen from the above explanation, dashed lines 21 to 27, dashed lines 28 to 3
4. The timing of the three different write states represented by the two-dot chain lines 35 to 41 is sequentially divided into vertical synchronization periods ■1, ■2, ■3, ■1, ■2, V3, etc. in channel ■. If returned, the read vertical synchronization period in the corresponding channel I ■1'', V2'', V3'', V1'',
The insertion screens are 43, 44, corresponding to V2'', V3''...
45, 43, 44, 45... are displayed repeatedly in sequence.
従つてあたかもすべての垂直同期期間に縞模様が存在す
るがごとき斜覚効果を得ることができる。このように、
従来例において例えは3H周期で固定してくり返されて
いた書き込み状態タイミング11〜17に対し、第2図
bの説明のように各垂直同期ごとに書き込むべき位置を
判定し、変調すれば、画質改善効果を実現し得ることが
明白である。なお上述の説明では、水平走査方向に対す
る書き込みを行うか否かの選択周期は3Hで行ない、従
つて垂直走査方向に対しては三つの書き込み状態を順次
変調したが、この数は三に限定されることなく、一般に
n(整数)としては本発明の効果が得られることはもち
ろんである。第4図は、本発明のテレビジョン受像機の
一実施例を示すブロック図である。Therefore, it is possible to obtain an oblique effect as if a striped pattern were present in all vertical synchronization periods. in this way,
In the conventional example, write state timings 11 to 17 were fixed and repeated at a 3H cycle, but if the position to be written is determined and modulated for each vertical synchronization as explained in FIG. 2b, It is clear that an image quality improvement effect can be achieved. In the above explanation, the selection period for whether or not to write in the horizontal scanning direction is 3H, and therefore three writing states are sequentially modulated in the vertical scanning direction, but this number is limited to three. It goes without saying that the effects of the present invention can generally be obtained as n (an integer). FIG. 4 is a block diagram showing an embodiment of the television receiver of the present invention.
アンテナ46を介し、独立したチューナ、映像中間周波
増幅回路、映像検波回路、映像増幅回路より構成される
チヤンナルI(以下ChIと略記する)の受信システム
47、同じくチャンネル■(Ch■)の受信システム4
8に、受信信号がそれぞれ加えられ、独立したChIの
映像信号49、Ch■の映像信号50がえられる。ブロ
ック51はCh■の垂直同期信号■■53、および水平
同期信号H■54を発生する回路、ブロック52はCh
Iの垂直同期信号VI55および水平同期信号HI56
を発生する回路である。タイミングブロック57は上記
同期信号VII,H■,VI,HIを入力として受け、
記憶回路素60を駆動するタイミングパルス系58を発
生する回路である。記憶回路系60は映像信号50を入
力として受け、前記のタイミングパルス系58の情報に
従つて、書き込み、蓄積、読み出し、および本発明の原
理である第2〜第3図を用して詳述した書き込み判定変
調機能を実現する。信号合成ブロック63は、記憶回路
系60からの読み出し映像信号出力61,62とChI
の映像信号49を、タイミングブロック57からの制御
信号59によつて合成し、この合成映像信号64がCR
T67に加えられて合成画面をえる。なお、第4図では
記憶回路系60は2系列の記憶回路65,66にて構成
される場合を示し、一方の記憶回路65が書き込み状態
のときは他方の記憶回路66は読み出し状態にあり、一
垂直同期ごとに相互の状態は反転される。本発明の特徴
をさらに明確にするために、記憶回路系60を構成する
記憶回路65,66とタイミングパルス系58とについ
て、詳しい実施例を示して説明する。Through an antenna 46, a reception system 47 for channel I (hereinafter abbreviated as ChI), which is composed of an independent tuner, a video intermediate frequency amplification circuit, a video detection circuit, and a video amplification circuit, and a reception system for channel ■ (Ch■) 4
8, the received signals are respectively added to obtain an independent ChI video signal 49 and a Ch■ video signal 50. Block 51 is a circuit that generates vertical synchronization signal 53 and horizontal synchronization signal H 54 for Ch. Block 52 is a circuit for generating Ch.
I's vertical synchronization signal VI55 and horizontal synchronization signal HI56
This is a circuit that generates The timing block 57 receives the synchronization signals VII, H■, VI, HI as input,
This circuit generates the timing pulse system 58 that drives the memory circuit element 60. The storage circuit system 60 receives the video signal 50 as an input, and performs writing, storage, and readout according to the information from the timing pulse system 58, and performs operations such as writing, storage, and reading, which will be described in detail with reference to FIGS. 2 and 3, which are the principles of the present invention. This realizes a write judgment modulation function. The signal synthesis block 63 combines read video signal outputs 61 and 62 from the storage circuit system 60 and ChI
are synthesized by the control signal 59 from the timing block 57, and this synthesized image signal 64 is
Added to T67 to get a composite screen. Note that FIG. 4 shows a case where the memory circuit system 60 is composed of two series of memory circuits 65 and 66, and when one memory circuit 65 is in a write state, the other memory circuit 66 is in a read state, The mutual states are reversed every vertical synchronization. In order to further clarify the features of the present invention, the memory circuits 65 and 66 and the timing pulse system 58 that constitute the memory circuit system 60 will be described with reference to detailed embodiments.
第5図は記憶回路65または66の構成を示す。FIG. 5 shows the configuration of memory circuit 65 or 66.
ブロック68はNH(整数)ビットの水平走査方向シフ
トレジスタである。ブロック69は水平走査方向NHビ
ット、垂直走査方向Nvビットよ.りなるマトリックス
状の記憶部で、一水平走査方向に配列されたNHビット
の記憶部中の画素情報を並列に垂直走査方向に転送する
機能を有する。ブロック70はブロック68と同様に、
NHビットの水平走査方向シフトレジスタである。入力
信号の書き込み動作71は、シフトレジスタ68を、信
号標本化クロック、すなわち書き込み周波数Fcぃて動
作させ、一水平走査方向の画素数であるNHビットを一
組として、一水平走査期間H内に完了するように、かつ
くり返し周期は訃1(第1〜3図に示した場合ではn=
3に相当している)でくり返される。シフト動作72は
前述のH期間内にシフトレジスタ68に書き込まれを一
組としてのNHビットの画素情報を、くり返し周期ml
で、かつ前記書き込み動作の行なわれない(n−1)H
期間にマトリックス状記憶部69の第1行目に並列転送
するものである。動作71と72を一垂直走査期間内に
合計Nv回くり返せばマトリックス状のすべてにNHX
Nvビットよりなる画素情報の書き込みを完了できる。
シフト動作73はシフト動作72の逆動作であり、マト
リックス状記憶部69の第Nv行目に書き込まれている
NHビットからなら一水平走査方向に対応する画素情報
を、くり返し周期Hで、かつ水平同期ブランキング期間
に、シフトレジスタ70に並列転送するものである。読
み出し動作74は、シフトレジスタ70を読み出し周波
数F。R=NfCWで動作させることにより、前述のよ
うな転送動作73によつてシフトレジスタ70の各NH
ビットに移された画素情報を、おのおの一水平走査期間
H内に、出力信号として送出するものである。動作73
と74を一垂直走査期間内に合計Nv回くり返せばNH
XNvビットよりなるすべての画素情報の読み出しを完
了できる。第5図に示したブロック68〜70および各
動作70〜74を有する記憶回路65は一例として電荷
転送素子を用いて実現できる。Block 68 is an NH (integer) bit horizontal scanning direction shift register. Block 69 contains NH bits in the horizontal scanning direction and Nv bits in the vertical scanning direction. This matrix storage section has a function of transferring pixel information in the storage section of NH bits arranged in one horizontal scanning direction in parallel in the vertical scanning direction. Block 70 is similar to block 68;
This is an NH-bit horizontal scanning direction shift register. In the write operation 71 of the input signal, the shift register 68 is operated at the signal sampling clock, that is, the write frequency Fc, and NH bits, which are the number of pixels in one horizontal scanning direction, are set as one set within one horizontal scanning period H. In order to complete, the repetition period is 1 (in the case shown in Figures 1 to 3, n =
3) is repeated. The shift operation 72 repeats the pixel information of the NH bits as a set written in the shift register 68 during the H period described above with a repetition period of ml.
and the write operation is not performed (n-1)H
The data is transferred in parallel to the first row of the matrix storage unit 69 during the period. By repeating operations 71 and 72 a total of Nv times within one vertical scanning period, NHX is applied to all of the matrix.
Writing of pixel information consisting of Nv bits can be completed.
The shift operation 73 is a reverse operation of the shift operation 72, and from the NH bit written in the Nvth row of the matrix storage section 69, pixel information corresponding to one horizontal scanning direction is transferred at a repetition period H and horizontally. The data is transferred in parallel to the shift register 70 during the synchronous blanking period. The read operation 74 reads the shift register 70 at a frequency F. By operating with R=NfCW, each NH of the shift register 70 is transferred by the transfer operation 73 as described above.
The pixel information transferred to bits is sent out as an output signal within each horizontal scanning period H. Operation 73
and 74 are repeated a total of Nv times within one vertical scanning period, NH
Reading of all pixel information consisting of XNv bits can be completed. The memory circuit 65 having blocks 68 to 70 and operations 70 to 74 shown in FIG. 5 can be realized using a charge transfer element, for example.
すなわちシフトレジスタ68,70はNHビットからな
る電荷転送遅延線で、マトリックス状記憶部69はNH
×Nv個の電荷転送素子の配列によつて容易に構成可能
なものである。次に第5図に示した記憶回路65を電荷
転送素子を用いて構成した実施例について、それを駆動
し、第1図〜第3図に示したような画質改善効果を上げ
得る前記判定変調機能を可能とするタイミングパルス系
58の構成を以下に説明する。That is, the shift registers 68 and 70 are charge transfer delay lines consisting of NH bits, and the matrix storage section 69 is a charge transfer delay line consisting of NH bits.
It can be easily constructed by arranging ×Nv charge transfer elements. Next, regarding an embodiment in which the memory circuit 65 shown in FIG. 5 is configured using a charge transfer element, it is driven to perform the above-mentioned judgment modulation that can improve the image quality as shown in FIGS. 1 to 3. The configuration of the timing pulse system 58 that enables this function will be described below.
第6図は再びn=3とした場合を例にとり、第2図bに
示した書き込み原理と対応づけたタイミングチャートで
ある。パルス系75,76,77等が第5図で定義した
書き込み動作71とシフト動作72のタイミングを支配
する。各パルス系75,76,77の内部構成は各々異
なる性質のパルス列78,79,80よりなる。これら
各パルス列78〜80は、時間軸tに対してくり返し周
期が3H(この場合の水平同期期間HはCh■のそれで
ある。)で相互に位相が回転し、かつNv個のパルスか
ら構成されている。すなわちパルス系75,76,77
が、第2図bで書き込み原理を説明する時に定義したチ
ャンネル■の垂直同期期間Vl,■2,V3にわたる書
き込みに各々対応する。第6図の例では第4図に示した
ように記憶回路系60が二系統の記憶回路65,66よ
りなり、これらを一垂直同期ごとに、相互に書き込み状
態、読み出し状態と切り替える方式に対応すべく、Vl
,V2,V3からなる一連の変調された書き込みの周期
は6Vすなわち3フレームに設定している。従つてパル
ス系75〜77は記憶回路65または66のいづれか一
方に加えられるべきパルス系であり、他方の記憶回路に
はパルス系75〜77を一垂直同期期間だけ位相シフト
したパルス系が加えられている。上記のパルス系75〜
77とチャンネル■の垂直同期期ト■1,V2,■3と
の対応から明らからよ,うにパルス列78における各タ
イミング81,82,83・・・・・が第2図にて破線
21,22,23・・・・で表現した一水平方向の書き
込み状態の開始タイミングに対応し、同じく、パルス列
79における各タイミング84,85,86・・・・・
が第2図にて一点鎖線28,29,30で表現した書き
込み状態に対応し、さらにパルス列80における各タイ
ミング87,88,89・・・・・・が、第2図にて二
点鎖線35,36,37で表現した書き込み状態に対応
する。FIG. 6 is a timing chart that takes the case where n=3 again as an example and correlates it with the writing principle shown in FIG. 2b. Pulse systems 75, 76, 77, etc. govern the timing of write operation 71 and shift operation 72 defined in FIG. The internal structure of each pulse system 75, 76, 77 consists of pulse trains 78, 79, 80 having different properties. Each of these pulse trains 78 to 80 has a repetition period of 3H with respect to the time axis t (the horizontal synchronization period H in this case is that of Ch), and is composed of Nv pulses. ing. That is, pulse systems 75, 76, 77
correspond to writing over the vertical synchronization periods Vl, ■2, and V3 of channel (2) defined when explaining the writing principle in FIG. 2b, respectively. In the example of FIG. 6, the memory circuit system 60 consists of two memory circuits 65 and 66 as shown in FIG. 4, and supports a system in which these are mutually switched between a write state and a read state for each vertical synchronization. To do so, Vl
, V2, and V3 are set to 6V, or 3 frames. Therefore, the pulse systems 75 to 77 are pulse systems to be applied to either one of the memory circuits 65 or 66, and a pulse system obtained by shifting the phase of the pulse systems 75 to 77 by one vertical synchronization period is applied to the other memory circuit. ing. The above pulse system 75~
As can be seen from the correspondence between 77 and the vertical synchronization periods T1, V2, and V3 of channel ■, the timings 81, 82, 83, etc. in the pulse train 78 correspond to the broken lines 21, 22 in FIG. , 23, . . . corresponding to the start timing of one horizontal writing state, and similarly, each timing 84, 85, 86, . . . in the pulse train 79.
correspond to the write states represented by the dashed-dot lines 28, 29, 30 in FIG. 2, and each timing 87, 88, 89, . . . , 36, and 37 correspond to the writing states.
さらにタイミング81〜83,84〜86,87〜89
・・・・はまた第5図で定義したシフト動作72および
それと同時に生ずるマトリックス状記憶部69の垂直走
査方向転送動作を起動するタイミングであることも付記
する。Further timing 81-83, 84-86, 87-89
It should also be noted that .
第7図にはパルス系75〜77・・・で発生されたタイ
ミング81〜89・・・からシフトレジスタ68に加え
られるべき駆動パルスが構成されることを示した。FIG. 7 shows that the drive pulses to be applied to the shift register 68 are constructed from timings 81 to 89 . . . generated in the pulse systems 75 to 77 .
すなわちタイミング81,82,84,87より各パル
ス列90,91,92,93が構成されている。上記パ
ルス列90〜93は各々、くり返し周波数Fcv,で、
くり返し回数NH個のパルスによつて構成されることが
条件である。映像信号50とパルス列90〜93・・・
・・・が時間的に重なつた部分でシフトレジスタ68に
書き込みが行なわれる。一方、第6図において、パルス
系94〜95等は第5図で定義した読み出し動作74と
シフト動作73のタイミングを支配している。That is, each pulse train 90, 91, 92, 93 is composed of timings 81, 82, 84, 87. Each of the pulse trains 90 to 93 has a repetition frequency Fcv,
The condition is that it is composed of pulses that are repeated NH times. Video signal 50 and pulse trains 90 to 93...
. . . are written into the shift register 68 in a portion where the data overlaps in time. On the other hand, in FIG. 6, pulse systems 94 to 95 etc. control the timing of the read operation 74 and shift operation 73 defined in FIG.
パルス系94,95の内部構成はパルス列96よりなる
。このパルス列96はくり返し周期がH(この場合の水
平同期周期Hは、読み出し時であるから、ChIのそれ
を意味する。)でNv個からなるパルスから構成されて
いる。パルス列96に存在するタイミング97〜101
・・・は第5図で定義したシフト動作73およびそれと
同時に生ずるマトリックス状記憶部69の垂直走査方向
転送動作を起動するタイミングである。パルス系94〜
95より上述の条件に従つて発生されるパルス列96の
タイミング97〜101からシフトレジスタ70に加え
るべき駆動パルスが構成できることを第8図に示す。The internal structure of the pulse systems 94 and 95 consists of a pulse train 96. This pulse train 96 has a repetition period of H (the horizontal synchronization period H in this case means that of ChI since it is at the time of reading) and is composed of Nv pulses. Timings 97 to 101 present in pulse train 96
. . . is the timing for starting the shift operation 73 defined in FIG. 5 and the vertical scanning direction transfer operation of the matrix storage section 69 that occurs simultaneously. Pulse system 94~
FIG. 8 shows that the drive pulses to be applied to the shift register 70 can be constructed from the timings 97 to 101 of the pulse train 96 generated according to the conditions described above.
すなわちパルス列96のタイミング97,98,99・
・・より各々パルス列102,103,104・・・・
が構成される。パルス列102〜104は各々、くり返
し周波数FcR=NfOぃで、くり返し回数NH個のパ
ルスによつて構成されることが条件である。このように
して各パルス列102〜104によつて制御され、記憶
回路65または66から読み出された信号105〜10
7は、ChIの映像信号49と、前述の合成ブ七クク6
3により合成され、第8図aに図示するような合成映像
信号64となる。読み出しされた信号105〜107の
状態・は、読み出し垂直同期期間■1″,■2″・・・
・ごとに変化していることは、第2図bおよび第3図に
示した本発明の原理から明らかである。第9図に、前記
第6図に示した説明したパルス列78〜80を発生させ
る変調器の一実施例を異・なる書き込み状態の数として
n=3として示す。That is, the timings 97, 98, 99 of the pulse train 96
. . , each pulse train 102, 103, 104, . . .
is configured. The condition is that each of the pulse trains 102 to 104 is composed of pulses having a repetition frequency FcR=NfOi and a repetition number NH. The signals 105 to 10 controlled by each pulse train 102 to 104 and read out from the memory circuit 65 or 66 in this way
7 is the ChI video signal 49 and the aforementioned composite block 6
3, resulting in a composite video signal 64 as shown in FIG. 8a. The states of the read signals 105 to 107 are as follows during the read vertical synchronization period ■1'', ■2''...
It is clear from the principle of the present invention shown in FIG. 2b and FIG. FIG. 9 shows one embodiment of a modulator for generating the described pulse trains 78-80 shown in FIG. 6, with the number of different write states being n=3.
さらにその時人力として変調器に印加されるパルス、お
よび変調器の各部で発生するパルスを第10図に示す。
端子127,128が入力端子、端子129,128が
出力端子である。入力端子1ノ27すなわちJ−Kフリ
ップフロップ108のクロック端子に垂直同期Vのタイ
ミングパルス153が加えられるとJ−Kフリップフロ
ップ108のQ端子113、O端子114には各々パル
ス154,155が発生し、J−Kフリップフロップ1
09のQ端子115にはパルス156,J−Kフリップ
フロップ110のQ端子116にはパルス157NAN
D回路145の出力端子117にはパルス158が発生
する。すなわちJ−Kフリップフロップ108は2分周
ロジック、J−Kフリップフロップ109,110とN
AND回路145は3分周ロジックとして動作する。パ
ルス154とパルス156をAND回路131に通すと
端子118にパルス159が、パルス154とパルス1
57をAND回路132に通すと端子119にパルス1
60が、パルス154とパルス158をN1回路133
に通すと端子120にパルス161が、パルス155と
パルス156をAND回路134に通すと端子121に
パルス162が、パルス155とパルス157をAND
回路135に通すと端子122にパルス163が、パル
ス155とパルス158をAND回路136に通すと端
子123にパルス164が各々発生する。これら6種の
パルス159〜164はハイレベルが一垂直同期期間V
で、くり返し周期が6■となつており、相互に位相回転
したパルスである。従つて、パルス159〜161の組
が第6図に示した■1,■2,V3よりなる各垂直同期
期間を選定する論理判定として使え、パルス162〜1
64の組が■1,■2,V3の各垂直同期期間を■だけ
移相した各垂直同期期間を選定する論理判定として使え
ることが明らかである。入力端子128すなわちJ−K
フリップフロップ111および112のクロック端子に
水平同期Hのタイミングパルス165が加えられると、
J−Kフリップフロップ111のQ端子124にパルス
166、J−Kフリップフロップ112のQ端子125
にパルス167、NAND回路146の出力端子126
にパルス168が発生する。すなわちJ−Kフリップフ
ロップ111,112とNAND回路146は、水平同
期Hの3分周パルス発生器として動作する。第10図に
示す各パルスのタイミング関係より、パルス162とパ
ルス166をAND回路137に通せば、端子147に
、発生するパルスがパルス列78を、パルス163とパ
ルス167をAND回路138に通せば端子148に発
生するパルスがパルス列79をパルス164とパルス1
68をAND回路139に通せば端子149に発生する
パルスがパルス列80をそれぞれ形成するタイミングを
発生することが明らかである。よつて、端子147,1
48,149に発生されたパルスを0R回路143で合
成すれば、一連のパルス系75,76,77を順次連続
して発生するためのトリガ−パルス系を端子129に得
ることができる。同じようにして、端子150,151
,152に発生されるパルスを0R回路144で合成す
れば上記トリガ−パルスを一垂直同期位相したトリガ−
パルス系を端子130に得る。ここで二端子129と1
30による2系統の出力を必要とすることは第4図で記
憶回路系60を二つの記憶回路65,66で構成すると
したことによるものであつてことを再記しておく。上記
実施例によれば、チャンネル■のテレビジョン信号の水
平走査線数の3本ごとに1本の割合で、NH個からなる
水平方向の標本化信号として、一垂直走査期間当りNv
回記憶回路に書き込むに際して、前記3本のうちのどの
1本を選んで書き込むかを各垂直走査期間ことに判定し
て可変できる変調器を備えたことにより、チャンネル■
に縞模様のような垂直方向にくり返される黒レベルの信
号等が欠落して記憶されることがないため、このチャン
ネル■の画像を一部に挿入した画像を映出したときに、
従来に比べて画質を改善することが可能となつた。Further, FIG. 10 shows the pulses that are manually applied to the modulator at that time and the pulses generated in each part of the modulator.
Terminals 127 and 128 are input terminals, and terminals 129 and 128 are output terminals. When a timing pulse 153 of vertical synchronization V is applied to the input terminal 1/27, that is, the clock terminal of the J-K flip-flop 108, pulses 154 and 155 are generated at the Q terminal 113 and O terminal 114 of the J-K flip-flop 108, respectively. J-K flip-flop 1
Pulse 156 is applied to the Q terminal 115 of the J-K flip-flop 110, and pulse 157 is applied to the Q terminal 116 of the J-K flip-flop 110.
A pulse 158 is generated at the output terminal 117 of the D circuit 145. That is, the J-K flip-flop 108 has a divide-by-2 logic, and the J-K flip-flops 109, 110 and N
The AND circuit 145 operates as a frequency divider logic. When pulse 154 and pulse 156 are passed through AND circuit 131, pulse 159 is output to terminal 118, and pulse 154 and pulse 1 are output to terminal 118.
When 57 is passed through the AND circuit 132, a pulse 1 is output to the terminal 119.
60 connects pulses 154 and 158 to N1 circuit 133
When passed through the AND circuit 134, a pulse 161 is output to the terminal 120. When the pulse 155 and pulse 156 are passed through the AND circuit 134, a pulse 162 is output to the terminal 121.
When passed through the circuit 135, a pulse 163 is generated at the terminal 122, and when the pulse 155 and pulse 158 are passed through the AND circuit 136, a pulse 164 is generated at the terminal 123. These six types of pulses 159 to 164 are at high level for one vertical synchronization period V.
The repetition period is 6 cm, and the pulses are phase-rotated with respect to each other. Therefore, the set of pulses 159 to 161 can be used as a logical decision to select each vertical synchronization period consisting of ■1, ■2, and V3 shown in FIG.
It is clear that the set of 64 can be used as a logical decision to select each vertical synchronization period that is phase-shifted by (■) from each of the vertical synchronization periods (1), (2), and V3. Input terminal 128 i.e. J-K
When horizontal synchronization H timing pulse 165 is applied to the clock terminals of flip-flops 111 and 112,
Pulse 166 to Q terminal 124 of J-K flip-flop 111, Q terminal 125 of J-K flip-flop 112
pulse 167, output terminal 126 of NAND circuit 146
A pulse 168 is generated. That is, the JK flip-flops 111 and 112 and the NAND circuit 146 operate as a horizontal synchronization H divided-by-3 pulse generator. From the timing relationship of each pulse shown in FIG. 10, if the pulses 162 and 166 are passed through the AND circuit 137, the generated pulses will be delivered to the terminal 147, and if the pulses 163 and 167 are passed to the AND circuit 138, the generated pulses will be delivered to the terminal 147. The pulse generated at 148 connects the pulse train 79 to pulse 164 and pulse 1.
68 is passed through the AND circuit 139, it is clear that the pulses generated at the terminal 149 generate the timing for forming the pulse train 80, respectively. Therefore, terminal 147,1
By combining the pulses generated at 48 and 149 in the 0R circuit 143, a trigger-pulse system for successively generating a series of pulse systems 75, 76, and 77 can be obtained at the terminal 129. In the same way, terminals 150 and 151
, 152 are synthesized by the 0R circuit 144, a trigger pulse with one vertical synchronization phase of the above trigger pulse
A pulse system is obtained at terminal 130. Here two terminals 129 and 1
It should be noted again that the need for two output systems from the memory circuit 30 is due to the fact that the memory circuit system 60 is composed of two memory circuits 65 and 66 in FIG. According to the above embodiment, Nv per vertical scanning period is obtained as a horizontal sampling signal consisting of NH pieces at a rate of one for every three horizontal scanning lines of the television signal of channel ■.
By providing a modulator that can determine and vary which one of the three channels to select and write in each vertical scanning period when writing to the memory circuit, the channel
Since the black level signal that repeats vertically like a striped pattern is not lost and stored, when displaying an image in which the image of this channel ■ is inserted as part of the image,
It has become possible to improve image quality compared to before.
なお上記てはn=3として水平走査線数の3本ごとを一
組したが、挿入画面の大きさに応じてこのn(整数)を
任意に変えることが可能で、その場合は第9図にした変
調器の分周ロジックを変更”する必要があることはいう
までもない。また上記では相互に位相が回転してゆくパ
ルスを形成して一垂直期間ごとに水平走査線の3本中か
ら1本を順次書き込む構成としたが、3本の水平走査線
の組から任意に選んで書き込むいわゆるランダムな・パ
ルスを用いる変調器を構成することも容易で、この場合
にも上述の実施例と同様の画質改善が可能である。以上
のように本発明は、2つのチャンネルの画像を合成して
ひとつのCRTに映出するテレビジノヨン受像機におい
て、一旦記憶されるチャンネルの画線像信号の各垂直走
査期間ことに、数本の水平走査線の組から一本を選び出
すにあたり、その選び方を適度に変化させる変調器を備
えたことにより、挿入された画像の垂直方向の情報欠落
を防止し、画質を改善することの可能な非常に有用なも
のである。Note that in the above example, n = 3 and a set of every 3 horizontal scanning lines is used, but this n (integer) can be arbitrarily changed depending on the size of the inserted screen. Needless to say, it is necessary to change the frequency division logic of the modulator used in Although the configuration is such that one line is sequentially written from a set of three horizontal scanning lines, it is also easy to configure a modulator that uses so-called random pulses that arbitrarily select and write from a set of three horizontal scanning lines, and in this case, the above embodiment also applies. As described above, the present invention can improve image quality of a channel once stored in a television receiver that combines images of two channels and displays them on a single CRT. In each vertical scanning period, when selecting one horizontal scanning line from a set of several horizontal scanning lines, a modulator that appropriately changes the selection method prevents information loss in the vertical direction of the inserted image. , which is very useful in improving image quality.
第1図は2つの画面をひとつの受像面に映出するテレビ
ジョン受像機の受像面を示す正面図、第2図は従来例と
本発明の一実施例を比較説明するための副画面情報の模
式図、第3図は本実施例の副画面情報による画面の図、
第4図は本発明の一実施例を示ずブロック図、第5図は
本実施例の記憶回路の機能の模式図、第6図、第7図、
第8図は記憶回路への入出力のタイミングチャート、第
9図はタイミングパルス系を形成するための変調器の回
路図、第10図は変調器の要部波形図である。
47・・・・・・チャンネルIの受信システム、48・
・・・・チャンネル■の受信システム、51,52・・
・同期パルス発生回路、57・・・・・タイミングブロ
ック、63・・・・・・信号合成ブロック、65,66
・・記憶回路。Fig. 1 is a front view showing the image receiving surface of a television receiver that projects two screens on one image receiving surface, and Fig. 2 is sub-screen information for comparing and explaining a conventional example and an embodiment of the present invention. 3 is a schematic diagram of the screen according to the sub-screen information of this embodiment,
FIG. 4 is a block diagram showing an embodiment of the present invention, FIG. 5 is a schematic diagram of the functions of the memory circuit of this embodiment, FIGS. 6 and 7,
FIG. 8 is a timing chart of input/output to the storage circuit, FIG. 9 is a circuit diagram of a modulator for forming a timing pulse system, and FIG. 10 is a waveform diagram of main parts of the modulator. 47...Channel I reception system, 48.
...Channel ■ reception system, 51, 52...
・Synchronization pulse generation circuit, 57...Timing block, 63...Signal synthesis block, 65, 66
...Memory circuit.
Claims (1)
し、第1と第2の映像信号を得る手段と、前記2つの映
像信号からそれぞれ垂直と水平の同期信号を得る手段と
、前記第2の映像信号を書き込む記憶手段と、前記各種
の同期信号を入力となし前記記憶手段を駆動するパルス
を発生する駆動手段と、前記記憶手段から前記駆動手段
のパルスにより読み出された第2の映像信号を、前記パ
ルスの制御により前記第1の映像信号の一部に挿入して
合成画像を形成する合成手段と、この合成手段の出力を
映出する映出手段とを備え、前記駆動手段に、第2のテ
レビジョン信号の水平走査線数のn本を一組としてこの
n本から1本の割合で、一垂直走査期間当りN_V回前
記記憶手段に書き込むにあたり、前記水平走査線のn本
一組からどの一本を選択するかを判定しさらに各垂直走
査期間ごとにその選択する位置を変化させる変調手段を
設け、前記変調手段の出力により選択された一水平走査
線をN_H個の標本化画素信号となして記憶することを
特徴とするテレビジョン受像機。1 means for simultaneously receiving first and second different television signals to obtain first and second video signals; means for obtaining vertical and horizontal synchronization signals from the two video signals, respectively; a storage means for writing a video signal, a driving means for receiving the various synchronizing signals as input and generating pulses for driving the storage means, and a second video read out from the storage means by the pulses of the driving means. a combining means for inserting a signal into a part of the first video signal under the control of the pulses to form a composite image; and a projection means for projecting the output of the combining means; , when writing n horizontal scanning lines of the second television signal into the storage means N_V times per vertical scanning period at a rate of one from the n horizontal scanning lines, n horizontal scanning lines are written into the storage means N_V times per vertical scanning period. Modulation means is provided for determining which line to select from a set and further changing the selected position for each vertical scanning period, and one horizontal scanning line selected by the output of the modulation means is converted into N_H samples. 1. A television receiver characterized in that the television receiver stores data as a pixel signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7446378A JPS6051828B2 (en) | 1978-06-19 | 1978-06-19 | television receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7446378A JPS6051828B2 (en) | 1978-06-19 | 1978-06-19 | television receiver |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS551744A JPS551744A (en) | 1980-01-08 |
JPS6051828B2 true JPS6051828B2 (en) | 1985-11-15 |
Family
ID=13547964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7446378A Expired JPS6051828B2 (en) | 1978-06-19 | 1978-06-19 | television receiver |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6051828B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238375U (en) * | 1988-09-08 | 1990-03-14 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62142476A (en) * | 1985-12-17 | 1987-06-25 | Matsushita Electric Ind Co Ltd | Television receiver |
-
1978
- 1978-06-19 JP JP7446378A patent/JPS6051828B2/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238375U (en) * | 1988-09-08 | 1990-03-14 |
Also Published As
Publication number | Publication date |
---|---|
JPS551744A (en) | 1980-01-08 |
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