JPS6051127B2 - Address setting circuit - Google Patents

Description

【発明の詳細な説明】 本発明は計算機等の入出力装置における情報の ・複数
一ユｎ、ご：に：ｌｎｈ警、日日一μフ ネ ｎ、ｆ
７．４−る。[Detailed Description of the Invention] The present invention relates to information processing in input/output devices such as computers.
7.4-ru.

例えば産業設備をシーケンス制御する際に使用されるシ
ーケンスコントローラの入出力装置は、ラック内に収納
されたカード基板を備え、該カード基板の接点を介して
対象設備との間で電気信号を入出力することによりシー
ケンス制御が実行されている。For example, the input/output device of a sequence controller used to sequence control industrial equipment is equipped with a card board housed in a rack, and inputs and outputs electrical signals to and from the target equipment via contacts on the card board. Sequence control is executed by doing this.

このような入出力装置は通常複数個設けられているため
、対象設備に所望の電気信号を入出力するにあたつては
予め決められたアドレスに従つて所望のＩ／０インター
フェイスの選択することが必要で、このように選択され
たインターフェイスとの間で情報を入出力させねば所定
のシーケンス制御を実行させることはできない。このよ
うなＩ／０インターフェイスの選択即ちアドレスの設定
は、従来においては操作部等にアドレスを設定するため
のスイッチを設けたりジャンパー線の接続によつていた
。第１図を用いてシーケンスコントローラの入出力装置
における従来のアドレス設定方式を簡単に゜説明する。Since a plurality of such input/output devices are usually provided, the desired I/O interface must be selected according to a predetermined address when inputting and outputting a desired electrical signal to the target equipment. is necessary, and unless information is input/output to/from the interface selected in this way, the predetermined sequence control cannot be executed. Conventionally, such selection of the I/0 interface, that is, setting of the address, has been carried out by providing a switch for setting the address on the operating section or the like, or by connecting a jumper wire. A conventional address setting method for an input/output device of a sequence controller will be briefly explained using FIG.

同図に於て１、■・・・は対象設備との間で電気信号を
入・出力する出力カード６、入力カード８及び夫々のカ
ードを選択する選択回路が設けられたＩ／０インターフ
ェイスで、各Ｉ／Ｏインターフェイスのカード選択回路
間のデータバス１−、、アドレスバス１−２、書込みラ
インＬ３及び読み出しラインＬ４等の信号ラインは互い
に接続されている。上記カード選択回路には夫々アドレ
ス設定用のジャンパー線或いはディジタルスイッチ１が
設けられ、スイッチ１の接点に例えば１−２−４−８コ
ードに対応した重み付けが予めなされており、スイッチ
１の操作により対応したアドレスが設定される。一方制
御部９よりアドレスバスラインＬ２を介してアドレス情
報が与えられ上記スイッチ１に設定されたアドレス情報
との間に一致検出回路３で一致が取られ、もし両アドレ
ス情報間に一致が取れれば一致検出回路３の出力に高レ
ベル信号゜゜Ｈ゛を出力し、アンドゲート４及びアンド
ゲート５の一方の入力端に高レベル信号゛Ｈ゛を導入す
る。この状態で書込みラインＬ３に高レベル信号゜゛Ｈ
゛が出力されればアンドゲート４側が選択され、出力カ
ード６のフリップフロップを動作可能として制御部９か
らデータバスラインＬ１を介して転送されてきた情報を
対象設備に出力する。同様に読み込みラインＬ４に高レ
ベル信号“゜Ｈ゛が出力されればアンドゲート５が選択
され、入力カード８を動作可能な状態に遷移させて、対
象設備の状態を入力カード８の接点を介して読み込み、
読み込まれた情報をデータバスラインＬ１を介して制御
部９等に導入する。上記１／０インターフェイスにおい
てもしアドレス設定スイッチ１の１−２−４−８コード
に対応したどれか１本のラインが切断していたとすれば
、一致検出回路３で制御部９よりアドレスバスしを経て
送くられてくるアドレス信号との一致が取られた際、本
来操作者が希望しないＩ／０インターフェイスが選択さ
れるか或いはどのＩ／０インターフェイスも選択されな
い事態が発生し、シーケンサー全体に著しい障害を生じ
させることになる。このようなりード選択回路等の故障
により回路を交換する時は、補修後に支障が生じないた
めには元．のカード選択回路と新しく使用するカード選
択回路のアドレスが同一になるように設定しなければな
らない。このような場合その都度スイッチやジャンパー
線を配線し直してアドレスの再設を行わねばならず、作
業が手間取るだけではなく設定誤一リや組立て、補修時
の誤配線等のミスを伴う可能性も高くなる欠点があつた
。本発明は上記従来のアドレス設定方式における欠点を
除去するもので、直列の関係に接続された複数のＩ／０
インターフェイスについて、各１／０インターフェイス
のカード選択回路のアドレス設定用として同一の回路パ
ターンに設計されたリード・オンリ・メモリ（ＲＯＭ）
を具備することにより、従来方式の如くディジタルスイ
ッチやジャンパー線によるアドレス設定に代つて、中央
演算処理装置ＣＰＵ等の制御部からアドレス設定をなし
得るアドレス設定方式を提供し、更に各インターフェイ
ス内に上記ＲＯＭを２個設けてアドレノスラインの状態
を監視することができる方式を提供する。本発明は計算
機等の各種の情報処理装置における入出力装置に実施す
ることができるが、シーケンスコントローラの入出力装
置に本発明を実施し・た場合を挙げて、図面を用いて本
発明詳細に説明する。In the figure, 1, . . . are I/0 interfaces equipped with an output card 6, an input card 8, which inputs and outputs electrical signals to and from the target equipment, and a selection circuit that selects each card. , signal lines such as a data bus 1-, an address bus 1-2, a write line L3, and a read line L4 between the card selection circuits of each I/O interface are connected to each other. Each of the card selection circuits is provided with a jumper wire or a digital switch 1 for address setting, and the contacts of the switch 1 are weighted in advance in accordance with, for example, a 1-2-4-8 code. The corresponding address is set. On the other hand, address information is given from the control unit 9 via the address bus line L2, and a match is found in the match detection circuit 3 between the address information set in the switch 1, and if a match is found between both address information, A high level signal ゜゜H゛ is outputted to the output of the coincidence detection circuit 3, and a high level signal ゛H゛ is introduced to one input terminal of the AND gate 4 and the AND gate 5. In this state, a high level signal ゜゛H is sent to the write line L3.
If " is output, the AND gate 4 side is selected, the flip-flop of the output card 6 is enabled, and the information transferred from the control unit 9 via the data bus line L1 is output to the target equipment. Similarly, if a high level signal "゜H" is output to the read line L4, the AND gate 5 is selected, the input card 8 is transitioned to an operable state, and the state of the target equipment is detected through the contacts of the input card 8. and load it,
The read information is introduced to the control unit 9 and the like via the data bus line L1. In the above 1/0 interface, if any one line corresponding to the 1-2-4-8 code of the address setting switch 1 is disconnected, the coincidence detection circuit 3 causes the control unit 9 to change the address bus. When a match is made with the address signal sent through the sequencer, an I/0 interface that is not originally desired by the operator may be selected, or no I/0 interface may be selected, causing significant damage to the entire sequencer. This will cause problems. When replacing the circuit due to a failure in the mode selection circuit, etc., it is necessary to make sure that the original condition is correct so that no problems occur after repair. must be set so that the address of the card selection circuit and the newly used card selection circuit are the same. In such cases, it is necessary to rewire switches and jumper wires and reinstall addresses each time, which not only takes time, but also can lead to errors such as incorrect settings, incorrect wiring during assembly, and repair. It also has the disadvantage of being expensive. The present invention eliminates the drawbacks of the conventional address setting method described above, and provides for multiple I/Os connected in series.
Regarding the interface, read-only memory (ROM) is designed with the same circuit pattern for setting the address of the card selection circuit of each 1/0 interface.
By providing an address setting method using a control unit such as a central processing unit CPU instead of using a digital switch or jumper wire as in the conventional method, an address setting method is provided in which the address setting can be performed from a control unit such as a central processing unit CPU. To provide a system that can monitor the state of an adreno line by providing two ROMs. Although the present invention can be implemented in input/output devices in various information processing devices such as computers, the present invention will be described in detail with reference to the drawings by citing a case in which the present invention is implemented in an input/output device of a sequence controller. explain.

シーケンスコントローラの入出力部は、例えば４個のＩ
／ＯインターフェイスＩ，■，■及び■を具備し、各■
／０インターフェイスは第２図に・示す如く後述する入
・出力カード及び各ガードを選択するカード選択回路が
設けられ、各カード選択回路のデータバスラインＢｌ，
アドレスバスラインＢ２、書き込みライン式、読み込み
ラインＢ４、後に詳述するアドレス設定ライン八、及び
アドレス設定チエツクライン八は隣接するＩ／０インタ
ーフェイスの各対応ラインとの間で直列の関係に接続さ
れ、各ラインＢ１〜への一端は制御部１０に接続されて
各ラインを介して情報の転入・転出が行われる。The input/output section of the sequence controller includes, for example, four I
Equipped with /O interface I, ■, ■ and ■, each ■
As shown in FIG. 2, the /0 interface is provided with a card selection circuit for selecting an input/output card and each guard, which will be described later.
Address bus line B2, write line type, read line B4, address setting line 8, which will be described in detail later, and address setting check line 8 are connected in series with respective corresponding lines of adjacent I/0 interfaces, One end of each line B1 is connected to the control unit 10, and information is transferred in and out via each line.

次に第１のＩ／ＯインターフェイスＩを挙げて回路構成
を説明する。Next, the circuit configuration of the first I/O interface I will be explained.

１１は情報の導出接点を備えた出力カードで後述するア
ドレス設定動作によつて設定された状態でデータバスラ
インＢ１を介して制御部１０から与えられる情報をシー
ケンス制御の対象となつて設備に供給する。Reference numeral 11 denotes an output card equipped with an information deriving contact, which supplies information given from the control section 10 via the data bus line B1 to the equipment as a subject of sequence control in a state set by an address setting operation described later. do.

１２は、入力カードで対象設備で形成された情報をシー
ケンスコントローラ側に導入する接点を備え、後述する
アドレス設定動作で選択された状態で対象設備の情報が
データバスラインＢ１を介して制御部１０等に書き込ま
れる。Reference numeral 12 includes a contact point for introducing information formed by the target equipment into the sequence controller side using an input card, and information on the target equipment is transmitted to the control unit 10 via the data bus line B1 in a state selected in an address setting operation described later. etc. will be written.

ＲＯＭｌｌは従来のディジタルスイッチ或いはジャンパ
ー線に代つてカード選択回路に設けられたリード・オン
・メモリで、本実施例においては４個のＩ／Ｏインター
フェイス１〜■が設けられていることに対応して、４状
態（アドレス）の判別が可能となるようにＩｌｌ及びＩ
ｌ２の２本の入力ライン及び、０１１及び０１２の２本
の出力ラインが設けられ、第１１／Ｏインターフェイス
の入力ラインＩｌｌ，ｉｌ２は制御部１０のアドレス設
定ラインＢ５に接続されてアドレス設定のための初期値
が制御部１０から与えられる。一方出力ライン０１１，
０１。は次段の第２１／０インターフェイス■のカード
選択回路のＲＯＭ２ｌに設けられた入力ラインＩ２ｉ，
ｉ２２に直列の関係に接続され、第１１／０インターフ
ェイスのＲＯＭｌｌの出力に基いてＲＯＭ２ｌの出力信
号が形成され、以降第３及び第４１／０インターフェイ
スについても同様の関係にＲＯＭ３ｌ，ＲＯＭ４ｌが設
けられている。ここで第１乃至第４１／０インターフェ
イスに設けられたＲＯＭｌｌ，ＲＯＭ２ｌ，ＲＯＭ３ｌ
及びＲＯｒｖｔｌｌは、少なくとも本発明に直接関係す
る上記入出力カードのアドレス設定回路について、いず
れも後述する如く同じ論理回路パターンに設計されてお
り、次にＲＯＭｌｌのアドレス設定に関する論理回路に
ついて説明する。ＲＯＭｌｌには、後述する所定の入出
力条件を成立させるため、例えば第２図に示す如く入力
ラインＩｌｌに入力された情報を反転して出力ライン０
１１に導出するインバータ１３及び、該インバータ１３
の出力信号と入力ラインＩｌ２の情報との排他的論理和
をとつて出力ライン０１。ROMll is a read-on memory provided in the card selection circuit in place of the conventional digital switch or jumper wire, and corresponds to the provision of four I/O interfaces 1 to 2 in this embodiment. Ill and I so that it is possible to distinguish between four states (addresses).
Two input lines Ill and il2 and two output lines 011 and 012 are provided, and the input lines Ill and il2 of the 11th/O interface are connected to the address setting line B5 of the control unit 10 for address setting. An initial value of is given from the control unit 10. On the other hand, output line 011,
01. is the input line I2i provided in the ROM2l of the card selection circuit of the next stage 21/0 interface ■,
i22 in series relationship, and the output signal of ROM2l is formed based on the output of ROMll of the 11th/0 interface, and thereafter ROM3l and ROM4l are provided in the same relationship for the 3rd and 41st/0 interfaces. ing. Here, ROMll, ROM2l, ROM3l provided in the first to 41st/0 interfaces
and ROrvtll, at least the address setting circuit of the input/output card mentioned above, which is directly related to the present invention, are designed to have the same logic circuit pattern as described later.Next, the logic circuit related to the address setting of ROMll will be explained. In order to satisfy a predetermined input/output condition, which will be described later, the ROMll inverts the information input to the input line Ill and outputs it to the output line 0, as shown in FIG.
Inverter 13 led to 11 and the inverter 13
The output signal is exclusive-ORed with the information on the input line Il2, and the output signal is output on the output line 01.

に情報を導出するイクスクルシブオア回路１４が設けら
れ、このような論理回路により入力１１１，ｉ１２と出
力０１１，０１。との間に第１表に示す入出力条件が形
成される。尚上記ＲＯＭｌｌは、第１表に示す入出力条
件を得ることができる論理回路パターンであれば本実施
例に限られるものではなく、ダイオード，ワイヤーロジ
ヤツク，ＩＣ等を使用することができる。上記各１／０
インターフェイスには、上記ＲＯＭｌｌと同じ論理回路
に設計されたアドレス設定チェック用ＲＯＭｌ２，ＲＯ
Ｍ２。An exclusive OR circuit 14 for deriving information is provided, and such a logic circuit provides inputs 111, i12 and outputs 011, 01. The input/output conditions shown in Table 1 are formed between Note that the ROM 11 is not limited to this embodiment as long as it has a logic circuit pattern that can obtain the input/output conditions shown in Table 1, and a diode, wire logic, IC, etc. can be used. Each of the above 1/0
The interface includes address setting check ROM12 and RO, which are designed in the same logic circuit as the above ROM11.
M2.

，ＲＯＭｌ３。，ＲＯＭ４２が夫々設けられ、該チェッ
ク用ＲＯＭｌ２〜ＲＯＭ４２の入力ラインに導入される
入力信号として、夫々同じＩ／０インターフェイス内に
設けられた上記ＲＯＭｌｌ〜ＲＯＭ，ｌに与えられる対
応入力信号のレベルを反転した信号が与えられるように
、制御部１０で予め制御された初期状態でチェック用ア
ドレス設定ライン八を介して第１１／Ｏインターフェイ
スのチェック用ＲＯＭｌ２に入力される。尚各チェック
用ＲＯＭの入出力条件についても論理回路が同一である
ため上記第１表の関係を満たす。カード選択回路の１５
は一致検出回路で、アドレスラインＢ２を介して与えら
れるアドレス情報、アドレス設定ラインＢ５を介して上
記ＲＯＭｌｌに与えられる入力信号、及び上記アドレス
設定チェック用ＲＯＭｌ２の出力信号が導入され、導入
された信号間の一致がとられて、一致信号がインバータ
１６を介して書き込み用アンドゲート１７及び読み込み
用アンドゲート１８の一方の入力部に与えられる。上記
アンドゲート１７の他人力端に゛は書き込み用バスライ
ンＢ３が、アンドゲート１８の他人力端には読み込み用
バスラインＢ４が夫々接続され、制御部１０から各バス
ラインに与えられる書き込み或いは読み込み情報との論
理積がとられてアンド出力が出力カード１１或いは入門
力カード１２に与えられる。出力カード１１及び入力カ
ード１２は従来装置と同様にデータバスラインＢ１が接
続されて、上記アンドゲート１７或いは１８から与えら
れるアンド出力に制御されてデータバスライン２の情報
を導出或いはデータフバスライン八に情報を導入する。
次に上記同一輪理回路に設計されたＲＯＭを備えたＩ／
Ｏインターフェイスのカード選択回路におけるアドレス
設定動作をまず正常に動作が行われている場合を説明す
る。, ROMl3. , ROM42 are provided respectively, and the level of the corresponding input signal applied to the above-mentioned ROMll to ROM,l provided in the same I/0 interface is used as the input signal introduced into the input line of the check ROMl2 to ROM42. The inverted signal is input to the check ROM 12 of the 11th/O interface via the check address setting line 8 in an initial state controlled in advance by the control unit 10. It should be noted that the input/output conditions of each check ROM also satisfy the relationships shown in Table 1 above since the logic circuits are the same. Card selection circuit 15
is a coincidence detection circuit into which the address information given via the address line B2, the input signal given to the above-mentioned ROM11 through the address setting line B5, and the output signal of the above-mentioned address setting check ROM12 are introduced, and the introduced signal A match signal is applied to one input of the write AND gate 17 and the read AND gate 18 via the inverter 16. A writing bus line B3 is connected to the other input terminal of the AND gate 17, and a reading bus line B4 is connected to the other input terminal of the AND gate 18. A logical product with the information is taken and an AND output is given to the output card 11 or the introductory power card 12. The output card 11 and the input card 12 are connected to the data bus line B1 as in the conventional device, and are controlled by the AND output from the AND gate 17 or 18 to derive the information on the data bus line 2 or to output the information on the data bus line B1. 8.Introduce information.
Next, an I/
The address setting operation in the card selection circuit of the O interface will first be described with reference to the case where the operation is performed normally.

アドレス設定の初期条５件として、例えば制御部１０か
らアドレス設定ラインＢ５を介して入力ラインＩｌｌ，
ｉｌ２のいずれにも低レベル信号゜゜Ｌ゛が導出された
状態で入力ラインＩｌｌ，ｉｌ２の低レベル信号“Ｌ゛
は一致検出回路１５に導入されると共にＲＯＭｌｌに導
入される。θまたチェック用バスラインＢ６には制御部
１０で予め制御されて上記入力ラインＩｌｌ，ｉｌ２に
導出された信号とはレベルが反転した、即ち高レベル信
号゜゜Ｈ゛が導出され、チェック用ＲＯＭｌ２に入力さ
れて出力ライン０１１，０１２に第１表から明らかなよ
うに低レベル信号゜“Ｌ゛が出力されて一致検出回路１
５に与えられる。一致検出回路１５では入力されてくる
アドレス設定ラインＢ５上の情報、アドレスライン八上
の情報及びチェック用ＲＯＭｌ。As the five initial conditions for address setting, for example, the input line Ill,
With the low level signal ゜゜L゛ derived from both input lines Ill and il2, the low level signal ``L'' of the input lines Ill and il2 is introduced into the coincidence detection circuit 15 and also introduced into the ROMll. A high level signal ゜゜H゛, which is controlled in advance by the control unit 10 and is inverted in level to the signals derived to the input lines Ill and il2, is derived from the line B6, and is input to the check ROM I2 and output from the input lines Ill and il2. As is clear from Table 1, at 011 and 012, a low level signal ゜“L” is output and the coincidence detection circuit 1
given to 5. The coincidence detection circuit 15 inputs the information on the address setting line B5, the information on the address line 8, and the check ROM1.

の出力情報間の一致がとられ、アドレスライン上の情報
の確認を経て正常な動作状態では一致信号が出力され、
第１１／０インターフェイスＩのカード選択回路にＯ番
地が設定される。制御部１０から上記アドレス設定ライ
ンＢ５に与えられた両低レベル信号“゜Ｌ゛はＲＯＭｌ
ｌにより第１表に示す如く、出力ライン０１１に高レベ
ル信号゜“Ｈ゛が、出力ライン０１２に低レベル信号゜
“Ｌ゛が出力され、これら出力信号がアドレス設定ライ
ン亀を介して次段の第２１／Ｏインターフェイス■に与
えられる。第２１／０インターフェイス■にはまたアド
レス設定チエツクライン八を介して上記チェック用ＲＯ
Ｍｌ２の出力信号がチェック用ＲＯＭ２ｌの入力端に与
えられ、ＲＯＭ２ｌ内の論理回路で処理された信号が同
インターフェイス■内の一致回路に与えられる。これら
入力信号に基いて第２１／０インターフェイス■内でも
上記第１１／０インターフェイスと同様にカード選択回
路で信号処理がなされて、第２１／０インターフェイス
■のカード選択回路に１番地が設定される。同様に第３
１／０インターフェイス■のカード選択回路に２番地が
、続いて第４１／０インターフェイス■のカード選択回
路に３番地が順次アドレス設定される。即ち第２図に示
したカード選択回路を備えたＩ／０インターフェイスＩ
〜■を第３図に示す如く直列に接続した状態で、各ＲＯ
Ｍの入！出力条件により各カード選択回路に順次０−１
一２−３番地がアドレス設定される。尚設定されるアド
レスは制御部１０の初期状態を変えることにより変更し
得ることは明らかである。次にアドレスラインのいずれ
か、例えばアドレース設定ラインＩｌｌに断線等の異常
事態が生じた場合についてアドレス設定チェック用ＲＯ
Ｍの動作について説明する。After checking the information on the address line, a match signal is output under normal operating conditions.
Address O is set in the card selection circuit of the 11/0 interface I. Both low level signals “゜L” given from the control unit 10 to the address setting line B5 are ROM1.
1, as shown in Table 1, a high level signal ゜"H" is output to the output line 011, and a low level signal ゜"L" is output to the output line 012, and these output signals are sent to the next stage via the address setting line turtle. 21st/O interface ■. The 21st/0 interface ■ also has the above-mentioned check RO via the address setting check line 8.
The output signal of M12 is applied to the input terminal of the check ROM 2l, and the signal processed by the logic circuit in the ROM 2l is applied to the matching circuit in the same interface (2). Based on these input signals, signal processing is performed in the card selection circuit in the 21/0 interface ■ in the same way as in the 11/0 interface described above, and address 1 is set in the card selection circuit of the 21/0 interface ■. . Similarly, the third
Address 2 is sequentially set in the card selection circuit of the 1/0 interface (2), and then address 3 is set in the card selection circuit of the 41st/0 interface (2). That is, the I/0 interface I equipped with the card selection circuit shown in FIG.
~ ■ are connected in series as shown in Figure 3, and each RO
Enter M! 0-1 to each card selection circuit depending on the output condition
The address is set to address 12-3. It is clear that the set address can be changed by changing the initial state of the control section 10. Next, if an abnormal situation such as a disconnection occurs in any of the address lines, for example, the address setting line Ill, the address setting check RO
The operation of M will be explained.

今人力ラインＩｌｌに断線が発生した状態では、制御部
１０からアドレ又設定ラインＢ５及びアドレス設定チエ
ツクラインＢ６に４夫々レベルが反転された信号が導出
されているにもかかわらず、上記断線のため入力ライン
Ｉｌｌを介して一致検出回路１５に入力される信号のレ
ベルに異常が生じ、その結果一致検出回路１５に導入さ
れたアドレス情報間に一致が得られず一致信号が出力さ
れない。即ちカード選択回路に番地信号が形成されずア
ドレス設定はなされない。上記のような異常の場合には
、第２，第３及び第４１／０インターフェイスについて
も、既に第１１／Ｏインターフェイスの西ＲＯＭにおけ
る入出力条件に異常が生じているため第１表に示された
正常な入出力条件を得ることができず、従つていずれの
１／Ｏインターフェイスも選択されない状態になフリ、
対象設備のシーケンス制御が停止される。上記のように
アドレス設定用ＲＯＭの入力とアドレス設定チェック用
ＲＯＭの出力との一致状態を検出することにより常時ア
ドレスラインの状態を監視することができる。ここで上
記異常事態を操作者等に表示して確認を容易にするため
、一致検出回路１５の不一致信号を利用して、エラー表
示、ブザー等でアドレス設定ラインの異常を報知するこ
とができる。In the state where a disconnection has occurred in the human power line Ill, even though four signals with inverted levels are being derived from the control unit 10 to the address/setting line B5 and the address setting check line B6, due to the disconnection, An abnormality occurs in the level of the signal input to the coincidence detection circuit 15 via the input line Ill, and as a result, no coincidence is obtained between the address information introduced into the coincidence detection circuit 15, and no coincidence signal is output. That is, no address signal is formed in the card selection circuit and no address setting is performed. In the case of the above abnormality, the 2nd, 3rd, and 41st/0 interfaces are also listed in Table 1 because an abnormality has already occurred in the input/output conditions in the west ROM of the 11th/O interface. Normal input/output conditions cannot be obtained, and therefore, none of the 1/O interfaces are selected.
Sequence control of the target equipment is stopped. As described above, the state of the address line can be constantly monitored by detecting the matching state between the input of the address setting ROM and the output of the address setting check ROM. Here, in order to display the above-mentioned abnormality to the operator or the like for easy confirmation, the mismatch signal from the match detection circuit 15 can be used to notify the abnormality of the address setting line with an error display, a buzzer, or the like.

以上本発明によれば、複数個設けられたＩ／０″インタ
ーフェイスについてアドレス設定回路を同一回路構成と
することができ、アドレス設定回路の交換等についても
従来方式のように交換のたびに再アドレス設定をする必
要がなく、装置の管理が非常に容易になる。また各入出
力装置のアドレス設定は制御部よりアドレス設定ライン
を介して与えられる固定された複数ビットのアドレス設
定信号により行なわれ、しかも設定される各入出力装置
のアドレスは各入出力装置の縦続接続された順序通りに
設定されるため装置の操作性が向上する。As described above, according to the present invention, address setting circuits can be made to have the same circuit configuration for a plurality of I/0'' interfaces, and address setting circuits can be re-addressed every time the address setting circuits are replaced, unlike the conventional method. There is no need to configure settings, making device management very easy.Furthermore, the address setting of each input/output device is performed by a fixed multi-bit address setting signal given from the control unit via the address setting line. Furthermore, since the addresses of the input/output devices are set in the order in which the input/output devices are cascaded, the operability of the device is improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来方式を説明するためのブロック図、第２図
は本発明による一実施例を示すブロック図、第３図は本
発明による動作説明に供するブロック図である。 １，■，■，■・・・・・・Ｉ／０インターフェイス、
ＲＯＭｌｌ・・・・アドレス設定用リード●オン●メモ
リ、ＲＯＭｌ２・・・・アドレス設定チェック用リード
・オンリ・メモリ、八・・・・・・データバスライン、
Ｂ２・・・・・・アドレスライン、八・・・・・・書き
込みライン、Ｂ４・・・・・・読み出しライン、Ｂ５・
・・・・・アドレス設定ライン、八・・・・・・アドレ
ス設定チエツクライン、１０・・・・・・制御部、１１
・・・・・・出力カード、１２・・・・入力カード、１
５・・・・・・一致検出回路。FIG. 1 is a block diagram for explaining the conventional system, FIG. 2 is a block diagram for showing an embodiment according to the present invention, and FIG. 3 is a block diagram for explaining the operation according to the present invention. 1,■,■,■...I/0 interface,
ROMll... Read ON memory for address setting, ROM12... Read only memory for address setting check, 8... Data bus line,
B2...Address line, 8...Write line, B4...Read line, B5...
...Address setting line, 8...Address setting check line, 10...Control unit, 11
...Output card, 12 ...Input card, 1
5... Match detection circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 制御部から入力されたアドレス情報に対応して複数
の入出力装置から所望の入出力装置を選択するアドレス
設定回路において、上記複数の入出力装置のそれぞれに
一致検出回路を設け、これらの一致検出回路の一方の入
力端に上記制御部から導出されるアドレス情報を伝達す
るアドレスラインを共通に接続すると共に、上記複数の
入出力装置のそれぞれに同一論理回路構成のアドレス設
定用リードオンリメモリを設け、上記制御部から導出さ
れるアドレス設定情報を伝達するアドレス設定ラインを
第１番目の入出力装置のアドレス設定用リードオンリメ
モリの入力端に接続し、該アドレス設定用リードオンリ
メモリの出力端を次段の入出力装置のアドレス設定用リ
ードオンリメモリの入力端に接続し、上記アドレス設定
用リードオンリメモリにより設定されるアドレス情報の
それぞれを、次段入出力装置の一致検出回路の他方の入
力端に与えると共に上記第１番目の入出力装置に設けら
れた一致検出回路の他方の入力端には上記制御部からの
アドレス設定情報を与えるように成したことを特徴とす
るアドレス設定回路。1. In an address setting circuit that selects a desired input/output device from a plurality of input/output devices in response to address information input from a control unit, a coincidence detection circuit is provided for each of the plurality of input/output devices, and a coincidence detection circuit is provided for each of the plurality of input/output devices. An address line for transmitting address information derived from the control section is commonly connected to one input terminal of the detection circuit, and a read-only memory for address setting having the same logic circuit configuration is connected to each of the plurality of input/output devices. an address setting line for transmitting address setting information derived from the control section is connected to an input terminal of a read-only memory for address setting of the first input/output device, and an output terminal of the read-only memory for address setting; is connected to the input terminal of the address setting read-only memory of the next-stage input/output device, and each of the address information set by the address setting read-only memory is sent to the other side of the coincidence detection circuit of the next-stage input/output device. An address setting circuit characterized in that the address setting information from the control section is applied to an input terminal and the other input terminal of the coincidence detection circuit provided in the first input/output device.