JPS6050957A - ヘテロ接合バイポ−ラ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、ヘースに於けるエネルギ・ハント・ギャップ
よりも広いそれを有するエミノク或いはエミッタとコレ
クタを持つヘテロ接合バイポーラ半導体装置の改良に関
する。

従来技術と問題点 一般に、バイポーラ・トランジスタに於けるエミッタ接
地電流増幅率βは、 β−α／（１−α） α：ヘース接地電流増幅率 なる関係を有し、また、ヘース接地電流増幅率αは、 α；γ・７丁 γ：注入効率 ７丁　＝＠送効率 なる関係が有る。

従って、αが１に近い程、βは大になり、そして、αを
１に近くするには、Ｔを１に近くすれば良い。

一前記へテロ接合バイポーラ半導体装置は、Ｔが１に極
めて近い特性をもっていることからエミッタ接地増幅率
βを大きく採ることが可能である為、近年、その開発が
盛んである。

ところで、現在、ヘテロ接合バイポーラ半導体装置を製
造するには、材料として化合物半導体、特に、ＧａＡｓ
／ＡＡＧａＡｓ系が使用されているが、この材料は結晶
を成長するだけでも多くの困難があり、ましてや、シリ
コン系半導体装置の如き複雑な加工をすることは不可能
に近いことである。

従って、実現されているヘテロ接合バイポーラ半導体装
置は極めて単純な構造になっている。

第１図は従来のへテロ接合バイポーラ・トランジスタを
表わす要部切断側面図である。

図に於いて、１はｎ＋型ＧａＡｓ半導体基板、２は厚さ
３０００　（人〕乃至３〔μｍ〕程度のｎ−型ＧａＡｓ
コレクタ層、３は厚さ５００　〔人〕〜１　（μｍ）程
度のｐ＋型ＧａＡｓベース層、４は厚さ２０００　（人
）乃至２　（ｕｍ）程度のｎ型Ａ　７！０．３Ｇ　ａ　
Ｏ，７Ａ　Ｓエミツタ層、５はｎ＋型ＧａＡｓキャップ
層、６は金・ゲルマニウム／金（Ａｕ・Ｇ　ｅ　／　Ａ
　ｕ　）からなるコレクタ電極、７はＡｕ／７１、ｕ・
亜鉛（Ｚｎ）からなるベース電極、８はＡｕ・Ｇ　ｅ　
／　Ａ　ｕからなるエミッタ電極、１１はベース電極７
とエミツタ層４との位置合わせ余裕、β２はエミツタ層
４とエミッタ電極８との位置合わせ余裕１．１３はエミ
ツタ層４の最小必要長さをそれぞれ示している。尚、最
小必要長さとは、例えば、エミツタ層４が正方形であれ
ば必要最小限の一辺の長さであり、円形であれば必要最
小限の直径を意味するものとする。

さて、図示の従来例に於いて、現在の技術で製造すると
した場合、７！１として２　〔μｍ〕が必要であり、そ
れ以下にすると製造歩留り上で問題がある。また、β２
としては同様な理由から２　〔μｍ〕が必要である。更
に、やや困難ではあるがエミッタ電極８の幅或いは直径
が１　〔μｍ〕に収まるとして１３としては５　〔μｍ
〕が必要である。

前記説明から判るように、この種のトランジスタではエ
ミツタ層４を平面的に見た面積はかなり大きいものであ
り、それに加え、エミツタ層４とベース電極７との距離
が大であることからベース抵抗は高くならざるを得ない
。

このベース抵抗を低減させるには、ベース層３の不純物
濃度を高くすれば良いが、例えば、イオン注入法を適用
して補償したとしても高々５×１ｏ１８　（ｃ＋ｎ−３
）程度であり、しかも、近似的に、βｃｘ＝　ｐＪ　、
　／　ｐＪ　Ｂ ＮＥ　：エミツタ層の不純物濃度 ＮＢ　：ベース層の不純物濃度 なる関係があるので、ベース層の不純物濃度を余り高く
採るとエミッタ接地電流増幅率βが低下することになる
。

また、前記したように、エミツタ層４の平面的に見た面
積が大であるから、ベース層３との間に生成されるｐｎ
接合の面積も大であり、従って、その部分に於ける接合
容量もかなり大であって、これと前記説明に見られるよ
うにベース抵抗が大であることから、スイッチング・ス
ピードが低下せざるを得ない状態にある。

しかも、前記したように、エミツタ層４の面積が大であ
り、また、ベース電極７とエミツタ層４との間も位置合
わせ余裕の関係で大きくしなければならないので、全体
としても大型化する欠点があり、そして、各部分を形成
する為に高精度のプロセスを必要とするので再現性は良
くない。

発明の目的 本発明は、ベース抵抗を低減すること及びエミッタ接合
面積を減少することが可能であり、その結果、全体の面
積も縮小され、しかも、高精度のパターンを再現性良く
得られる構造のへテロ接合バイポーラ半導体装置を提供
する。

発明の構成 本発明のへテロ接合バイポーラ半導体装置は、半導体基
板上に成長された少なくともコレクタ層とベース層と該
ベース層のエネルギ・ハンド・ギャップより広いそれを
有するエミ、り層、該積層された層の最上層上に選択的
に形成された電極をマスクとして表面から少なくとも前
記ベース層が露出するまで前記層を除去して形成された
切欠部分、該切欠部分を埋め前記ベース層と同導電型で
ある半導体結晶部分、該半導体結晶部分の表面に形成さ
れたベース電極を備えてなる構造になっている。

このような構造にすると、前記エミ・ツタ層のバターニ
ングはセルフ・アラインメント方式で行なわれ、また、
前記半導体結晶部分は選択的エピタキシャル成長法にて
成長することができる。

発明の実施例 第２図乃至第６図は本発明一実施例を製造する場合につ
いて説明する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ解説す
る。

第２図参照 ■　ＭＢＥ　（ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉ
ｔａｘｙ＞法を適用し、ｎ＋型ＧａＡｓ基板１１上にＩ
　Ｘ　１０　”　（ｃｍ−３）の不純物濃度を有するｎ
＋型ＧａＡｓバッファ層１２を厚さ２０００〔人〕程度
、ＬＸＩＯ”（釦−３〕の不純物濃度を有するｎ型Ｇａ
Ａｓコレクタ層１３を厚さ４０００〔人〕程度、Ｉ　Ｘ
　１０　”　（ｃｍ−３）の不純物濃度を有するｐ＋型
ヘースＪｉｔ１４を）γさ１０００　（人〕程度、Ｉ　
Ｘ　１０”　（ｃｍ−３）の不純物濃度を有するｎ型Ａ
　１１　ｏ、３Ｇ　ａ　０．７Ａ　ＳエミッタＪｔｔｊ
１５を厚さ３０００〔人〕程度、２層１０重Ｂ　（ｃｍ
−３）の不純物濃度を有するｎ＋型Ａ　ｊ２ｏ、３Ｇ　
ａ　０．７Ａ　Ｓキャン１層１６を厚さ１０００　（人
〕程度にそれぞれ順に成長させる。

第３図参照 ■　蒸着法を適用し、ゲルマニウム（Ｇｅ）層１７を厚
さ２００〔人〕程度に形成する。

■　ＲＦスパッタ法を通用し、タングステン・シリサイ
ド（Ｗｓ　Ｓ　ｉ　３）　ＪＷＩ　８を厚さ５０００〔
人〕程度に形成する。

■　フォト・リソグラフィ技術を適用し、フォト・レジ
スト膜１９をマスクにしてＷ　６　Ｓ　ｉ　３層１８及
びＧｅＮ１１をパターニングし、裏面から例えはＹＡＧ
レーザを照射することに依り合金化を行なってオーミッ
ク・コンタクトのエミッタ電極２０を形成する。

第４図参照 ■　エミッタ電極２０をマスクとしてキヤ、７プ層１６
、エミッタ［１５、ベース層１４、コレクタＩＷ１３の
エツチングを行ない切欠部分２１を形成する。この場合
のエツチングは少なくともへ−ス層１４が露出されるま
で行なう必要がある。

第５図参照 ■　トリメチルガリウム、トリメチルアルミニュウム、
アルシン、ジエチル亜鉛からなる混合ガスを用いたＭＯ
ＣＶＤ　（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｃｈｅｍｉｃ
ａｌ　ｖａｐｏｕｒ　ｄｅｐ。

５ｉｔｉｏｎ）法を適用し、エミッタ電極２０をマスク
としてｐ１型Ａ　７！０．３　Ｇ　ａ　ｏ、７　Ａ　ｓ
半導体結晶部分２２を選択的に成長させる。この時の成
長温度は約７００（’Ｃ）程度であるから、エミッタ電
極２０が熱的に悪影響を受けることはない。

第６図参照 ■　蒸着法を適用し、Ａｕ屓２３を厚さ１００〔人〕程
度、Ｚｎ層２４を厚さ１００　〔人〕程度、Ａｕ層２３
′を厚さ３０００　（人〕程度に形成する。

■　ｎ＋型ＧａＡｓ基板１１の裏面にＡｕ−Ｇｅ屓２６
を厚さ２００〔人〕程度に形成し、次いで、Ａｕ屓２７
を厚さ２０００　（人〕程度に形成し、合金化の為、温
度４５０〔℃〕、時間１　〔分〕間の熱処理を行なうこ
とに依ってコレクタ電極２８とする。

■　フォト・リソグラフィ技術を適用し、Ａｕ層２３′
、Ｚｎ１２４、Ａｕ層２３のバターニングを行ない、合
金化の為、温度３００（’Ｃ）、時間１　〔分〕間の熱
処理を行なってヘース電極２５を形成する。

前記のようにして完成したヘテロ接合バイポーラ半導体
装置は、エミッタの寸法が２　〔μｍ〕×５　Ｃμｍ）
であり、ｈｐＥ＝１５００、ＩＴ”３０（Ｇ　Ｈｚ　）
が得られた。

本発明では、エミツタ層１５のエネルギ・ハンド・ギャ
ップかベース層１４のそれに比較して広いことが必要で
あるが、コレクタ層１３のエネルギ・ハント・ギヤツブ
はどちらでも良い。

若し、コレクタ層１３もエネルギ・ハンド・ギャップが
広い半導体で構成されているものであれば、コレクタＮ
１３とエミツタ層１５の位置を入−れ替えることも可能
であり、その際は、コレクタ電極をマスクにして各層の
エツチングを行なうことになるが、その場合であっても
、前記実施例に関して説明したように、少なくともベー
ス層１４を露出させるようにする。

また、前記切欠部分２１を埋める半導体結晶部分２２と
しては前記実施例に見られるようにベース層１４のエネ
ルギ・バンド・ギャップより広いそれを有するものであ
っても、同じそれを有するものであっても良い。

更にまた、ＧａＡｓ基板は絶縁性のものであっても良い
が、その場合は、コレクタ電極（或いはエミッタ電極）
を半導体装置の表面から取り出す必要がある。そのよう
にするには、表面からエツチングを行なうことに依りバ
ッファ層を選択的に露出させ、そこから電極を導出する
ようにする。

発明の効果 本発明のへテロ接合バイポーラ半導体装置に於いては、
半導体基板上に成長された少なくともコレクタ層とベー
ス層と該ベース層のエネルギ・ハンド・ギャップより広
いそれを有するエミツタ層、該積層された層の最上層上
に選択的に形成された電極をマスクとして表面から少な
くとも前記ベース層が露出するまで前記層を除去して形
成された切欠部分、該切欠部分を埋め前記ベース層と同
導電型である半導体結晶部分、該半導体結晶部分の表面
に形成されたベース電極を備えてなる構造になっている
為、エミツタ層は半導体基板上に成長された各層のうち
の最上層上に形成された電極をマスクにしてセルフ・ア
ラインメント方式でバターニングすることに依って形成
することができ、その平面的に見たエミッタ・ベース接
合面積は極めて小さいものとなり、そして、ベース電極
がコンタクトしている半導体結晶部分は選択的なエピタ
キシャル成長で形成されているものであるから、その不
純物濃度は例えばイオン注入法に依存した場合に比較し
て高濃度にすることができ、従って、全体としてベース
抵抗は低減されるものである。

尚、実効的なベース層に於ける不純物濃度は適切に選択
され、しかも、該ベース層は薄く形成することができる
ので電流増幅率に悪影響を与えることば皆無である。ま
た、前記したように、エミッタ・ベース接合面積が小さ
いから接合容量を小さくすることが可能であり、ベース
抵抗が小さいことと相俟ってスイッチング・スピードは
向上する。

更に！、構造上、バターニングにセルフ・アラインメン
ト方式を採り入れることができるので、然程の困難もな
しに微細パターンを高精度で形成することが可能であっ
て、ヘテロ接合バイポーラ半導体装置を再現性良く小型
化するのに有効である。

【図面の簡単な説明】

第１図は従来例の要部切断側面図、第２図乃至第６図は
本発明−実施例を製造する場合の説明をする為の工程要
所に於ける半導体装置の要部切断側面図である。 図に於いて、１１はｎ＋型ＧａＡｓ基板、１２はｎ＋型
ＧａＡｓバッファ層、１３はｎ型ＧａＡｓコレクタ層、
１４はｐ“型ベース層、１５はｎ型Ａ　１ｉ　ｏ、３Ｇ
　ａ　０．７Ａ　Ｓエミツタ層、１６はｎ＋型Ａ　Ａ　
０．３Ｇ　ａ　Ｏ，７Ａ　ＳキーＩ’ｌｌ／プ層、１７
はＧｅ層、１８はＷ　ｃ、　Ｓ　ｉ　３層、１９はフォ
ト・レジスト膜、２０はエミッタ電極、２１は切欠部分
、２２はｐ＋型Ａ　ｊ２ｏ、３Ｇａｏ、７Ａ　Ｓ半導体
結晶部分、２３及び２３′はＡｕ層、２４ばＺｎ層、２
５はベース電極、２６はＡｕ層である。 特許出願人　富士通株式会社 代理人弁理士　相　谷　昭　司 代理人弁理士　渡　邊　弘　− 第　１　図 第３図 ｑ 第４図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に成長された少なくともコレクタ層とベー
   ス層と該ベース層のエネルギ・バンド・ギヤツブより広
   いそれを有するエミツタ層、該積層された層の最上層上
   に選択的に形成された電極をマスクとして表面から少な
   くとも前記ベース層が露出するまで前記層を除去して形
   成された切欠部分、該切欠部分を埋め前記ベース層と同
   ２８電型である半導体結晶部分、該半導体結晶部分の表
   面に形成されたベース電極を備えてなることを特徴とす
   るヘテロ接合バイポーラ半導体装置。