JPS6050957A - ヘテロ接合バイポ−ラ半導体装置 - Google Patents
ヘテロ接合バイポ−ラ半導体装置Info
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- JPS6050957A JPS6050957A JP15802383A JP15802383A JPS6050957A JP S6050957 A JPS6050957 A JP S6050957A JP 15802383 A JP15802383 A JP 15802383A JP 15802383 A JP15802383 A JP 15802383A JP S6050957 A JPS6050957 A JP S6050957A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ヘースに於けるエネルギ・ハント・ギャップ
よりも広いそれを有するエミノク或いはエミッタとコレ
クタを持つヘテロ接合バイポーラ半導体装置の改良に関
する。
よりも広いそれを有するエミノク或いはエミッタとコレ
クタを持つヘテロ接合バイポーラ半導体装置の改良に関
する。
従来技術と問題点
一般に、バイポーラ・トランジスタに於けるエミッタ接
地電流増幅率βは、 β−α/(1−α) α:ヘース接地電流増幅率 なる関係を有し、また、ヘース接地電流増幅率αは、 α;γ・7丁 γ:注入効率 7丁 =@送効率 なる関係が有る。
地電流増幅率βは、 β−α/(1−α) α:ヘース接地電流増幅率 なる関係を有し、また、ヘース接地電流増幅率αは、 α;γ・7丁 γ:注入効率 7丁 =@送効率 なる関係が有る。
従って、αが1に近い程、βは大になり、そして、αを
1に近くするには、Tを1に近くすれば良い。
1に近くするには、Tを1に近くすれば良い。
一前記へテロ接合バイポーラ半導体装置は、Tが1に極
めて近い特性をもっていることからエミッタ接地増幅率
βを大きく採ることが可能である為、近年、その開発が
盛んである。
めて近い特性をもっていることからエミッタ接地増幅率
βを大きく採ることが可能である為、近年、その開発が
盛んである。
ところで、現在、ヘテロ接合バイポーラ半導体装置を製
造するには、材料として化合物半導体、特に、GaAs
/AAGaAs系が使用されているが、この材料は結晶
を成長するだけでも多くの困難があり、ましてや、シリ
コン系半導体装置の如き複雑な加工をすることは不可能
に近いことである。
造するには、材料として化合物半導体、特に、GaAs
/AAGaAs系が使用されているが、この材料は結晶
を成長するだけでも多くの困難があり、ましてや、シリ
コン系半導体装置の如き複雑な加工をすることは不可能
に近いことである。
従って、実現されているヘテロ接合バイポーラ半導体装
置は極めて単純な構造になっている。
置は極めて単純な構造になっている。
第1図は従来のへテロ接合バイポーラ・トランジスタを
表わす要部切断側面図である。
表わす要部切断側面図である。
図に於いて、1はn+型GaAs半導体基板、2は厚さ
3000 (人〕乃至3〔μm〕程度のn−型GaAs
コレクタ層、3は厚さ500 〔人〕〜1 (μm)程
度のp+型GaAsベース層、4は厚さ2000 (人
)乃至2 (um)程度のn型A 7!0.3G a
O,7A Sエミツタ層、5はn+型GaAsキャップ
層、6は金・ゲルマニウム/金(Au・G e / A
u )からなるコレクタ電極、7はAu/71、u・
亜鉛(Zn)からなるベース電極、8はAu・G e
/ A uからなるエミッタ電極、11はベース電極7
とエミツタ層4との位置合わせ余裕、β2はエミツタ層
4とエミッタ電極8との位置合わせ余裕1.13はエミ
ツタ層4の最小必要長さをそれぞれ示している。尚、最
小必要長さとは、例えば、エミツタ層4が正方形であれ
ば必要最小限の一辺の長さであり、円形であれば必要最
小限の直径を意味するものとする。
3000 (人〕乃至3〔μm〕程度のn−型GaAs
コレクタ層、3は厚さ500 〔人〕〜1 (μm)程
度のp+型GaAsベース層、4は厚さ2000 (人
)乃至2 (um)程度のn型A 7!0.3G a
O,7A Sエミツタ層、5はn+型GaAsキャップ
層、6は金・ゲルマニウム/金(Au・G e / A
u )からなるコレクタ電極、7はAu/71、u・
亜鉛(Zn)からなるベース電極、8はAu・G e
/ A uからなるエミッタ電極、11はベース電極7
とエミツタ層4との位置合わせ余裕、β2はエミツタ層
4とエミッタ電極8との位置合わせ余裕1.13はエミ
ツタ層4の最小必要長さをそれぞれ示している。尚、最
小必要長さとは、例えば、エミツタ層4が正方形であれ
ば必要最小限の一辺の長さであり、円形であれば必要最
小限の直径を意味するものとする。
さて、図示の従来例に於いて、現在の技術で製造すると
した場合、7!1として2 〔μm〕が必要であり、そ
れ以下にすると製造歩留り上で問題がある。また、β2
としては同様な理由から2 〔μm〕が必要である。更
に、やや困難ではあるがエミッタ電極8の幅或いは直径
が1 〔μm〕に収まるとして13としては5 〔μm
〕が必要である。
した場合、7!1として2 〔μm〕が必要であり、そ
れ以下にすると製造歩留り上で問題がある。また、β2
としては同様な理由から2 〔μm〕が必要である。更
に、やや困難ではあるがエミッタ電極8の幅或いは直径
が1 〔μm〕に収まるとして13としては5 〔μm
〕が必要である。
前記説明から判るように、この種のトランジスタではエ
ミツタ層4を平面的に見た面積はかなり大きいものであ
り、それに加え、エミツタ層4とベース電極7との距離
が大であることからベース抵抗は高くならざるを得ない
。
ミツタ層4を平面的に見た面積はかなり大きいものであ
り、それに加え、エミツタ層4とベース電極7との距離
が大であることからベース抵抗は高くならざるを得ない
。
このベース抵抗を低減させるには、ベース層3の不純物
濃度を高くすれば良いが、例えば、イオン注入法を適用
して補償したとしても高々5×1o18 (c+n−3
)程度であり、しかも、近似的に、βcx= pJ 、
/ pJ B NE :エミツタ層の不純物濃度 NB :ベース層の不純物濃度 なる関係があるので、ベース層の不純物濃度を余り高く
採るとエミッタ接地電流増幅率βが低下することになる
。
濃度を高くすれば良いが、例えば、イオン注入法を適用
して補償したとしても高々5×1o18 (c+n−3
)程度であり、しかも、近似的に、βcx= pJ 、
/ pJ B NE :エミツタ層の不純物濃度 NB :ベース層の不純物濃度 なる関係があるので、ベース層の不純物濃度を余り高く
採るとエミッタ接地電流増幅率βが低下することになる
。
また、前記したように、エミツタ層4の平面的に見た面
積が大であるから、ベース層3との間に生成されるpn
接合の面積も大であり、従って、その部分に於ける接合
容量もかなり大であって、これと前記説明に見られるよ
うにベース抵抗が大であることから、スイッチング・ス
ピードが低下せざるを得ない状態にある。
積が大であるから、ベース層3との間に生成されるpn
接合の面積も大であり、従って、その部分に於ける接合
容量もかなり大であって、これと前記説明に見られるよ
うにベース抵抗が大であることから、スイッチング・ス
ピードが低下せざるを得ない状態にある。
しかも、前記したように、エミツタ層4の面積が大であ
り、また、ベース電極7とエミツタ層4との間も位置合
わせ余裕の関係で大きくしなければならないので、全体
としても大型化する欠点があり、そして、各部分を形成
する為に高精度のプロセスを必要とするので再現性は良
くない。
り、また、ベース電極7とエミツタ層4との間も位置合
わせ余裕の関係で大きくしなければならないので、全体
としても大型化する欠点があり、そして、各部分を形成
する為に高精度のプロセスを必要とするので再現性は良
くない。
発明の目的
本発明は、ベース抵抗を低減すること及びエミッタ接合
面積を減少することが可能であり、その結果、全体の面
積も縮小され、しかも、高精度のパターンを再現性良く
得られる構造のへテロ接合バイポーラ半導体装置を提供
する。
面積を減少することが可能であり、その結果、全体の面
積も縮小され、しかも、高精度のパターンを再現性良く
得られる構造のへテロ接合バイポーラ半導体装置を提供
する。
発明の構成
本発明のへテロ接合バイポーラ半導体装置は、半導体基
板上に成長された少なくともコレクタ層とベース層と該
ベース層のエネルギ・ハンド・ギャップより広いそれを
有するエミ、り層、該積層された層の最上層上に選択的
に形成された電極をマスクとして表面から少なくとも前
記ベース層が露出するまで前記層を除去して形成された
切欠部分、該切欠部分を埋め前記ベース層と同導電型で
ある半導体結晶部分、該半導体結晶部分の表面に形成さ
れたベース電極を備えてなる構造になっている。
板上に成長された少なくともコレクタ層とベース層と該
ベース層のエネルギ・ハンド・ギャップより広いそれを
有するエミ、り層、該積層された層の最上層上に選択的
に形成された電極をマスクとして表面から少なくとも前
記ベース層が露出するまで前記層を除去して形成された
切欠部分、該切欠部分を埋め前記ベース層と同導電型で
ある半導体結晶部分、該半導体結晶部分の表面に形成さ
れたベース電極を備えてなる構造になっている。
このような構造にすると、前記エミ・ツタ層のバターニ
ングはセルフ・アラインメント方式で行なわれ、また、
前記半導体結晶部分は選択的エピタキシャル成長法にて
成長することができる。
ングはセルフ・アラインメント方式で行なわれ、また、
前記半導体結晶部分は選択的エピタキシャル成長法にて
成長することができる。
発明の実施例
第2図乃至第6図は本発明一実施例を製造する場合につ
いて説明する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ解説す
る。
いて説明する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ解説す
る。
第2図参照
■ MBE (molecular beam epi
taxy>法を適用し、n+型GaAs基板11上にI
X 10 ” (cm−3)の不純物濃度を有するn
+型GaAsバッファ層12を厚さ2000〔人〕程度
、LXIO”(釦−3〕の不純物濃度を有するn型Ga
Asコレクタ層13を厚さ4000〔人〕程度、I X
10 ” (cm−3)の不純物濃度を有するp+型
ヘースJit14を)γさ1000 (人〕程度、I
X 10” (cm−3)の不純物濃度を有するn型A
11 o、3G a 0.7A SエミッタJttj
15を厚さ3000〔人〕程度、2層10重B (cm
−3)の不純物濃度を有するn+型A j2o、3G
a 0.7A Sキャン1層16を厚さ1000 (人
〕程度にそれぞれ順に成長させる。
taxy>法を適用し、n+型GaAs基板11上にI
X 10 ” (cm−3)の不純物濃度を有するn
+型GaAsバッファ層12を厚さ2000〔人〕程度
、LXIO”(釦−3〕の不純物濃度を有するn型Ga
Asコレクタ層13を厚さ4000〔人〕程度、I X
10 ” (cm−3)の不純物濃度を有するp+型
ヘースJit14を)γさ1000 (人〕程度、I
X 10” (cm−3)の不純物濃度を有するn型A
11 o、3G a 0.7A SエミッタJttj
15を厚さ3000〔人〕程度、2層10重B (cm
−3)の不純物濃度を有するn+型A j2o、3G
a 0.7A Sキャン1層16を厚さ1000 (人
〕程度にそれぞれ順に成長させる。
第3図参照
■ 蒸着法を適用し、ゲルマニウム(Ge)層17を厚
さ200〔人〕程度に形成する。
さ200〔人〕程度に形成する。
■ RFスパッタ法を通用し、タングステン・シリサイ
ド(Ws S i 3) JWI 8を厚さ5000〔
人〕程度に形成する。
ド(Ws S i 3) JWI 8を厚さ5000〔
人〕程度に形成する。
■ フォト・リソグラフィ技術を適用し、フォト・レジ
スト膜19をマスクにしてW 6 S i 3層18及
びGeN11をパターニングし、裏面から例えはYAG
レーザを照射することに依り合金化を行なってオーミッ
ク・コンタクトのエミッタ電極20を形成する。
スト膜19をマスクにしてW 6 S i 3層18及
びGeN11をパターニングし、裏面から例えはYAG
レーザを照射することに依り合金化を行なってオーミッ
ク・コンタクトのエミッタ電極20を形成する。
第4図参照
■ エミッタ電極20をマスクとしてキヤ、7プ層16
、エミッタ[15、ベース層14、コレクタIW13の
エツチングを行ない切欠部分21を形成する。この場合
のエツチングは少なくともへ−ス層14が露出されるま
で行なう必要がある。
、エミッタ[15、ベース層14、コレクタIW13の
エツチングを行ない切欠部分21を形成する。この場合
のエツチングは少なくともへ−ス層14が露出されるま
で行なう必要がある。
第5図参照
■ トリメチルガリウム、トリメチルアルミニュウム、
アルシン、ジエチル亜鉛からなる混合ガスを用いたMO
CVD (metal organic chemic
al vapour dep。
アルシン、ジエチル亜鉛からなる混合ガスを用いたMO
CVD (metal organic chemic
al vapour dep。
5ition)法を適用し、エミッタ電極20をマスク
としてp1型A 7!0.3 G a o、7 A s
半導体結晶部分22を選択的に成長させる。この時の成
長温度は約700(’C)程度であるから、エミッタ電
極20が熱的に悪影響を受けることはない。
としてp1型A 7!0.3 G a o、7 A s
半導体結晶部分22を選択的に成長させる。この時の成
長温度は約700(’C)程度であるから、エミッタ電
極20が熱的に悪影響を受けることはない。
第6図参照
■ 蒸着法を適用し、Au屓23を厚さ100〔人〕程
度、Zn層24を厚さ100 〔人〕程度、Au層23
′を厚さ3000 (人〕程度に形成する。
度、Zn層24を厚さ100 〔人〕程度、Au層23
′を厚さ3000 (人〕程度に形成する。
■ n+型GaAs基板11の裏面にAu−Ge屓26
を厚さ200〔人〕程度に形成し、次いで、Au屓27
を厚さ2000 (人〕程度に形成し、合金化の為、温
度450〔℃〕、時間1 〔分〕間の熱処理を行なうこ
とに依ってコレクタ電極28とする。
を厚さ200〔人〕程度に形成し、次いで、Au屓27
を厚さ2000 (人〕程度に形成し、合金化の為、温
度450〔℃〕、時間1 〔分〕間の熱処理を行なうこ
とに依ってコレクタ電極28とする。
■ フォト・リソグラフィ技術を適用し、Au層23′
、Zn124、Au層23のバターニングを行ない、合
金化の為、温度300(’C)、時間1 〔分〕間の熱
処理を行なってヘース電極25を形成する。
、Zn124、Au層23のバターニングを行ない、合
金化の為、温度300(’C)、時間1 〔分〕間の熱
処理を行なってヘース電極25を形成する。
前記のようにして完成したヘテロ接合バイポーラ半導体
装置は、エミッタの寸法が2 〔μm〕×5 Cμm)
であり、hpE=1500、IT”30(G Hz )
が得られた。
装置は、エミッタの寸法が2 〔μm〕×5 Cμm)
であり、hpE=1500、IT”30(G Hz )
が得られた。
本発明では、エミツタ層15のエネルギ・ハンド・ギャ
ップかベース層14のそれに比較して広いことが必要で
あるが、コレクタ層13のエネルギ・ハント・ギヤツブ
はどちらでも良い。
ップかベース層14のそれに比較して広いことが必要で
あるが、コレクタ層13のエネルギ・ハント・ギヤツブ
はどちらでも良い。
若し、コレクタ層13もエネルギ・ハンド・ギャップが
広い半導体で構成されているものであれば、コレクタN
13とエミツタ層15の位置を入−れ替えることも可能
であり、その際は、コレクタ電極をマスクにして各層の
エツチングを行なうことになるが、その場合であっても
、前記実施例に関して説明したように、少なくともベー
ス層14を露出させるようにする。
広い半導体で構成されているものであれば、コレクタN
13とエミツタ層15の位置を入−れ替えることも可能
であり、その際は、コレクタ電極をマスクにして各層の
エツチングを行なうことになるが、その場合であっても
、前記実施例に関して説明したように、少なくともベー
ス層14を露出させるようにする。
また、前記切欠部分21を埋める半導体結晶部分22と
しては前記実施例に見られるようにベース層14のエネ
ルギ・バンド・ギャップより広いそれを有するものであ
っても、同じそれを有するものであっても良い。
しては前記実施例に見られるようにベース層14のエネ
ルギ・バンド・ギャップより広いそれを有するものであ
っても、同じそれを有するものであっても良い。
更にまた、GaAs基板は絶縁性のものであっても良い
が、その場合は、コレクタ電極(或いはエミッタ電極)
を半導体装置の表面から取り出す必要がある。そのよう
にするには、表面からエツチングを行なうことに依りバ
ッファ層を選択的に露出させ、そこから電極を導出する
ようにする。
が、その場合は、コレクタ電極(或いはエミッタ電極)
を半導体装置の表面から取り出す必要がある。そのよう
にするには、表面からエツチングを行なうことに依りバ
ッファ層を選択的に露出させ、そこから電極を導出する
ようにする。
発明の効果
本発明のへテロ接合バイポーラ半導体装置に於いては、
半導体基板上に成長された少なくともコレクタ層とベー
ス層と該ベース層のエネルギ・ハンド・ギャップより広
いそれを有するエミツタ層、該積層された層の最上層上
に選択的に形成された電極をマスクとして表面から少な
くとも前記ベース層が露出するまで前記層を除去して形
成された切欠部分、該切欠部分を埋め前記ベース層と同
導電型である半導体結晶部分、該半導体結晶部分の表面
に形成されたベース電極を備えてなる構造になっている
為、エミツタ層は半導体基板上に成長された各層のうち
の最上層上に形成された電極をマスクにしてセルフ・ア
ラインメント方式でバターニングすることに依って形成
することができ、その平面的に見たエミッタ・ベース接
合面積は極めて小さいものとなり、そして、ベース電極
がコンタクトしている半導体結晶部分は選択的なエピタ
キシャル成長で形成されているものであるから、その不
純物濃度は例えばイオン注入法に依存した場合に比較し
て高濃度にすることができ、従って、全体としてベース
抵抗は低減されるものである。
半導体基板上に成長された少なくともコレクタ層とベー
ス層と該ベース層のエネルギ・ハンド・ギャップより広
いそれを有するエミツタ層、該積層された層の最上層上
に選択的に形成された電極をマスクとして表面から少な
くとも前記ベース層が露出するまで前記層を除去して形
成された切欠部分、該切欠部分を埋め前記ベース層と同
導電型である半導体結晶部分、該半導体結晶部分の表面
に形成されたベース電極を備えてなる構造になっている
為、エミツタ層は半導体基板上に成長された各層のうち
の最上層上に形成された電極をマスクにしてセルフ・ア
ラインメント方式でバターニングすることに依って形成
することができ、その平面的に見たエミッタ・ベース接
合面積は極めて小さいものとなり、そして、ベース電極
がコンタクトしている半導体結晶部分は選択的なエピタ
キシャル成長で形成されているものであるから、その不
純物濃度は例えばイオン注入法に依存した場合に比較し
て高濃度にすることができ、従って、全体としてベース
抵抗は低減されるものである。
尚、実効的なベース層に於ける不純物濃度は適切に選択
され、しかも、該ベース層は薄く形成することができる
ので電流増幅率に悪影響を与えることば皆無である。ま
た、前記したように、エミッタ・ベース接合面積が小さ
いから接合容量を小さくすることが可能であり、ベース
抵抗が小さいことと相俟ってスイッチング・スピードは
向上する。
され、しかも、該ベース層は薄く形成することができる
ので電流増幅率に悪影響を与えることば皆無である。ま
た、前記したように、エミッタ・ベース接合面積が小さ
いから接合容量を小さくすることが可能であり、ベース
抵抗が小さいことと相俟ってスイッチング・スピードは
向上する。
更に!、構造上、バターニングにセルフ・アラインメン
ト方式を採り入れることができるので、然程の困難もな
しに微細パターンを高精度で形成することが可能であっ
て、ヘテロ接合バイポーラ半導体装置を再現性良く小型
化するのに有効である。
ト方式を採り入れることができるので、然程の困難もな
しに微細パターンを高精度で形成することが可能であっ
て、ヘテロ接合バイポーラ半導体装置を再現性良く小型
化するのに有効である。
第1図は従来例の要部切断側面図、第2図乃至第6図は
本発明−実施例を製造する場合の説明をする為の工程要
所に於ける半導体装置の要部切断側面図である。 図に於いて、11はn+型GaAs基板、12はn+型
GaAsバッファ層、13はn型GaAsコレクタ層、
14はp“型ベース層、15はn型A 1i o、3G
a 0.7A Sエミツタ層、16はn+型A A
0.3G a O,7A SキーI’ll/プ層、17
はGe層、18はW c、 S i 3層、19はフォ
ト・レジスト膜、20はエミッタ電極、21は切欠部分
、22はp+型A j2o、3Gao、7A S半導体
結晶部分、23及び23′はAu層、24ばZn層、2
5はベース電極、26はAu層である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第 1 図 第3図 q 第4図
本発明−実施例を製造する場合の説明をする為の工程要
所に於ける半導体装置の要部切断側面図である。 図に於いて、11はn+型GaAs基板、12はn+型
GaAsバッファ層、13はn型GaAsコレクタ層、
14はp“型ベース層、15はn型A 1i o、3G
a 0.7A Sエミツタ層、16はn+型A A
0.3G a O,7A SキーI’ll/プ層、17
はGe層、18はW c、 S i 3層、19はフォ
ト・レジスト膜、20はエミッタ電極、21は切欠部分
、22はp+型A j2o、3Gao、7A S半導体
結晶部分、23及び23′はAu層、24ばZn層、2
5はベース電極、26はAu層である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第 1 図 第3図 q 第4図
Claims (1)
- 半導体基板上に成長された少なくともコレクタ層とベー
ス層と該ベース層のエネルギ・バンド・ギヤツブより広
いそれを有するエミツタ層、該積層された層の最上層上
に選択的に形成された電極をマスクとして表面から少な
くとも前記ベース層が露出するまで前記層を除去して形
成された切欠部分、該切欠部分を埋め前記ベース層と同
28電型である半導体結晶部分、該半導体結晶部分の表
面に形成されたベース電極を備えてなることを特徴とす
るヘテロ接合バイポーラ半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15802383A JPS6050957A (ja) | 1983-08-31 | 1983-08-31 | ヘテロ接合バイポ−ラ半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15802383A JPS6050957A (ja) | 1983-08-31 | 1983-08-31 | ヘテロ接合バイポ−ラ半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6050957A true JPS6050957A (ja) | 1985-03-22 |
Family
ID=15662581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15802383A Pending JPS6050957A (ja) | 1983-08-31 | 1983-08-31 | ヘテロ接合バイポ−ラ半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6050957A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63188968A (ja) * | 1987-01-30 | 1988-08-04 | Matsushita Electric Ind Co Ltd | バイポ−ラトランジスタの製造方法 |
JPS63188969A (ja) * | 1987-01-30 | 1988-08-04 | Matsushita Electric Ind Co Ltd | バイポ−ラトランジスタの製造方法 |
JPH04280435A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | バイポーラトランジスタおよびその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5185677A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd | Waidogyatsupuemitsutatoranjisuta |
-
1983
- 1983-08-31 JP JP15802383A patent/JPS6050957A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5185677A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd | Waidogyatsupuemitsutatoranjisuta |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63188968A (ja) * | 1987-01-30 | 1988-08-04 | Matsushita Electric Ind Co Ltd | バイポ−ラトランジスタの製造方法 |
JPS63188969A (ja) * | 1987-01-30 | 1988-08-04 | Matsushita Electric Ind Co Ltd | バイポ−ラトランジスタの製造方法 |
JPH04280435A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | バイポーラトランジスタおよびその製造方法 |
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