JPS60502234A - ウエハ - Google Patents
ウエハInfo
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- JPS60502234A JPS60502234A JP50070785A JP50070785A JPS60502234A JP S60502234 A JPS60502234 A JP S60502234A JP 50070785 A JP50070785 A JP 50070785A JP 50070785 A JP50070785 A JP 50070785A JP S60502234 A JPS60502234 A JP S60502234A
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- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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- H01L2924/10253—Silicon [Si]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
□
■ヨ1
この発明はウェハスケールデバイスの製造技術と同様、ウェハ、ウェハスケール
デバイス、モノリシックウェハおよび大量生産または注文生産されたチップをそ
の上で形成される完成されたシステムに合体さゼるハイブリッドモノリシックウ
ェハに関する。
そのバチツブ″は多数の今日の発達したコンピュータおよび電子機器にとって基
礎である。しかしながら、チップの大ぎさが初期の集積回路から大規模集積回路
に、そして超大規模集積回路に発達したときでさえ、チップはそれらの製造プロ
セスにおいて中間段階としてウェハ上に常に製造されてきた。ウェハは、製造さ
れるときには、ウェハの表面を横切って拡張されたダイに位置する多数の通常で
は個々の回路を伴って作られる。その後、これらの回路はダイシングされそして
個々のダイはチップと呼ばれるものになる。良い回路を得るために、それらの回
路はウェハ上でテストされ、不良なものはマークされ、それがらそれらの゛デツ
プ″はダイシングされそして今日多数の印刷回路板において見られるありふれた
DIRのようなパッケージの中にそれからパンケージされる個々の良好なチップ
のために分類される。たびたび最終の高速テストはチップがそのパッケージの中
に存在する後に遂行されることが専ら可能である。
片息ffl
その技術の今日の状態と対照して、我々は我々がウェハスケールにおける集積化
と呼ぶ技術の新しいレベルにおいて働いている。この技術はチップパッγ−ジに
対立覆るものとして、システムパッケージを作るためにウェハ全体を利用する。
その技術を理解するには、ゲート、ダイオ−1〜。
レジスタおよび他に十分に知られた電気的要素が回路の基本的なユニットであり
、回路は逆にダイのサブエレメントであり、ダイまたは゛チップ″はウェハのザ
ブニレメン1へである。そのウェハ自体は、我々のモノリシックウェハの型にお
いて、複数の回路から構成されかつシステム全体であり得る。このシステムはほ
ぼ10年前に初めて単一のチップ上に作られたシステムよりも大変大きな規模の
システムである。この10年間において、Aンボードメモリ、インストラクショ
ンプロセッサおよび外界への相互結合バスを有するチップが作られた。
有効なVLSI技術と我々のウェハスケールにお【プる集積化技術とを利用する
ことにより、我々は部屋の大きさのメインフレームコンピュータを単一のモノリ
シックウェハに縮小することができる。そのタイシング技術は排除され得る。加
えて、我々は単一のウェハ上に作られない回路を結合して単一の合体されたウェ
ハにする方法と技術とを発明した。
これらの装置は技術の水準の改良で必るばかゆでなく新しいレベルへの技術の−
1の向上でもある。この発明を理解するために、1枚の図面を参照する必要があ
り、その図面は1981年1月16日に出願されかつ1982年8月S、N、2
25,581の引例を伴い、その引例はここでそっくりそのまま援用されるよう
に思われる。ここで図面において:
第1図は、我々の発明の好ましい実施例を示す1枚の図である。
第1図の詳細はウェハが通常その上でタイが作られる大変薄いシリコンの円筒で
あることを知っている当業者によって理解され得る。第1図はそのシリコンウェ
ハのかつ我々が使用する他のアイテムのかつ我々が説明する断面図を表わす。
ここで参照によって援用されるアメリカ合衆国出願番号225.581において
、ウェハはそれだけで4電性または非導電性の材料によって作られてもよい集積
回路のための基板となることが明らかにされた。この基板は、この発明において
は、ベースのモノリシックウェハを指す。前の発明のこの基板上には2つの平面
またはバターニングされたメタルの層が設(プられ、したがって相互結合の2つ
の層が供給される。このバターニングされたメタルはこの出願の意味では相互結
合システムであるとみなされる。先願において、その出願から今日側られるよう
に、そのメタル層はアモルファス半導体材料によって形成された接続部を有する
。こればこの中で説明されているようにアモルファスバイア(via )による
。メタル層の間またはメタル層と基板との間の接続はメタルの間または層それぞ
れの間の絶縁層に設けられる穴を介してなされ得る。先願において、および現在
の好ましい実施例において、ウェハの実際の状況はセルと呼ばれる特別の領域と
信号線接続領域と供給きれる電源線接続領域とに分けられる。先願においては、
そのセルはその表面上に設けられたチップの間に信号接続部を供給する相互結合
を伴なってチップとメタル層とのハイブリッドシステムの中に集積化された回路
チップを受入れるように意図されたことが明らかにされた。
先願とは箕なって、この出願は異なった基板を利用するっその好ましい基板はそ
の上に合体された能動ダイとともにシリコンウェハ1によって置換えられ、ダイ
は他のものから絶縁されたものであり、かつそれぞれはテストをしているときに
ブロービングのためにかつパッケージしているときにホンディングするために通
常使用されるダイ接触位置2を有する。ウェハ1に、そして上部のダイを備えて
いる表面上には、ポリイミドレジン絶縁層4の薄い粘着性の囮が設けられる。こ
のレジンは、モノリシックウェハの製造過程において、硬化されそしてウェハの
表面を介してダイ接触位置2への穴をあけるためにエツチングされそれでこれら
は仮にむきだしである。そのレジンはウェハの表面を滑らかにする主要な働きを
なし遂げ、このことはその後の処理にとって重要でありかつステップカバレッジ
を改良する。その後、モノリシックウェハの製造の過程において、薄膜相互結合
システム3は、参照によって援用されるその前の相互結合システムは好ましい実
施例であるが、絶縁層4上に設けられる。
相互結合システム3はここでそれ自身の接触位置Mを合体させる。その上部表面
上にはボンド接触位置5がワイヤを結合するために適した位置に位置される。テ
ストプローブ15と接触するために適したプローブ接触位M6が設けられそして
ダイ接触位置2で下に横たわるダイに相互結合システムを連結するために適した
連結接触位置7が設けられる。一般に、いかなる接触位置もいかなる接触位置に
連結されてよいが、その埋められた7の接触位置と連結されたダイ接触位置2と
への直接テストアクセスするためにブ0−ブ接触位置6とカップリング接触位M
7との間には特別な直接の接続部8が設けられる。
ここでその上で形成された絶縁されたダイを有するウェハは回路を作る中間段階
における通常の技術であることに注目されるべきである。好ましい実施例のウェ
ハはこのようなウェハに似た造りである。説明されたような相互結合システムは
、前述された先願によって教示された方法においてプログラムできそれで相互結
合はウェハ上に設けられるダイの一部または全部にわたって信号を通す目的のた
めに作られることができ、ウェハは前もって絶縁される。下に横たわるダイは複
数の64Kまたは256KRAMのダイであることが可能で、そしてこれらは大
容量メモリに一体にされ得る。
これらのダイは全体システムに一体化されることができ、それはインストラクシ
ョンプロセッサチップ、I10インターフェイスおよびフルシステムを作るため
に必要とされる多くの他のチップを含む。そのダイはもし作動しない場合または
望まれない場合には代わりのダイによって置換えることができる。フルシステム
を作るために使用された付加的なチップまたは代用のダイはそれらが相互結合シ
ステム3上の表面上に位置される望ましい回路を備えるダウンボンドハイブリッ
ドチップ7を粘着して結合することによりウェハ上のダイの上に位置されること
ができる。それがらワイヤボンド11はたとえばチップ9上の位置から上部のボ
ンド接触位置5までのように選択されたボンディング位置に設けられる。同様に
、上部のボンド接触位置5は外部のワイヤボンド12を印刷回路板1oにつなぐ
ために用いられ得る。スティッチボンド13はウェハの上部ボンディング位置5
の間に設けられてもよい。そのシステムの連結結合部のすべてはそのウェハを本
物のモノリシックウェハにし、そして付加的なまたは代用のチップがウェハの表
面にその下部で結合されたとき、我々はこれをハイブリッ国際調査報告
Claims (1)
- 1. 絶縁されたダイの形でその上に形成された複数の能動ダイを有するシリコ ンウェハを備え、前記ダイはテストおよびボンディングダイ接触位置を有し、さ らに前記ダイ接触位置に相互結合システムを連結するための連結位置を有するウ ェハ上に設けられた相互結合システムとを有するモノリシックウェハ。 2、 前記ウェハ上に設けられる他のダイの選択された接触位置に1つのダイの 選択された接触位置を連結するためのその相互結合システムの中に設けられるプ ログラム可能な手段を含む請求の範囲第1項記載のモノリシックウェハ。 3、 相互結合システムに連結され、相互結合システムに物理的に結合されかつ 他のチップまたは全体のシステムを形成するためにモノリシックウェハのダイに 相互結合システムを介して電気的に連結された下部で結合されたチップを含む請 求の範囲第1項記載のモノリシックウェハ。 4、 ウェハの表面上にボンディング接触位置とプローブ接触位置とを備える請 求の範囲第1項記載のモノリシックウェハ。 5、 ウェハの表面下に設けられる連結接触位置にそのシステムを介して結合さ れるウェハの表面上に設けられるプローブ接触位置を備え、前記連結接触位置は 前記ダイの接触位置に連結する請求の範囲第1項記載のモノリシックウェハ。 6、 ウェハの表面上に設けられる複数のボンディング接触位置と電気的なスイ ッチ接続部によって相互結合される2つまたはそれ以上のボンディング位置とを 備える請求の範囲第1項記載のモノリシックウェハ。 7、 相互結合システムのボンディング接触位置からそのモノリシックウェハに 対して外部の回路板への外部回路接続線を備える請求の範囲第1項記載のモノリ シックウェハ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
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-
1984
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- 1984-09-12 EP EP19850900508 patent/EP0155965A4/en not_active Withdrawn
Also Published As
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