JPS60501287A - ringing signal generator - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 本発明は電話システム用のリンギング信号発生器、特に加入者ループ搬送システ ムのだめのリンキング信号発生器に関する。[Detailed description of the invention] The present invention is a ringing signal generator for telephone systems, particularly for subscriber loop carrier systems. This paper relates to a linking signal generator for the system.
電話交換局と複数の遠方にある電話加入者の間で通信路を設定するために搬送技 術を使用することは益々一般的になって来ている。このようなシステムでは、ア ナログの周波数分割技術あるいは時分割技術を使って一対の電線の上に複数の音 声チャネルが形成される。いずれの場合にも、加入者に対して加入者リンキング 音を送信するのに先に使用されていた金属接続はもはや使用できないことになる 。従って、搬送システムの遠端でリンギング信号を発生し、搬送チャネルを通し て送られて来た監視情報によって、こ□れらのリンキング信号の発生と印加を制 御することが必要である。Transport technology is used to establish communication channels between a telephone exchange and multiple distant telephone subscribers. The use of techniques is becoming increasingly common. In such systems, access Multiple sounds can be transmitted over a pair of wires using analog frequency division or time division techniques. A voice channel is formed. In either case, subscriber linking to the subscriber The metal connections previously used to transmit sound will no longer be usable. . Therefore, a ringing signal is generated at the far end of the conveying system and passed through the conveying channel. The generation and application of these linking signals can be controlled using the monitoring information sent by It is necessary to control
このようなリンギング信号発生器は小型で、安価で、コンパクトで小さい電力し か消費しないようになっていることが望ましい。高レベルのリンキング信号を発 生するひとつの方法は低レベルの規準リンギング信号を遠方の端末で線形増幅す ることである。しかし標準の線形増幅技術は罵、力能率が悪い。従って、標準的 な増幅回路では上述の要求を満足できない。Such ringing signal generators are small, inexpensive, compact and low power. It is desirable to avoid consuming it. emits a high level linking signal. One method is to linearly amplify a low-level reference ringing signal at a remote terminal. Is Rukoto. However, standard linear amplification technology is notoriously inefficient. Therefore, standard A typical amplifier circuit cannot satisfy the above requirements.
本発明に従えば、高レベルのリンギング信号はデルタ変調電力増幅技術を使って 、低レベルの規準リンギング信号を線形に増幅することによって発生される。According to the present invention, high level ringing signals are generated using delta modulation power amplification techniques. , generated by linearly amplifying a low level reference ringing signal.
図面の簡単な説明 第１図は二つの同時リンギング信号を発生するための二つのデルタ変調電力増幅 器に接続された規準波形発生器を図示する本発明のリンギング信号発生器のブロ ック図； 第２図は第１図の規準波形発生器のブロック図；第３図は第２図の規準波形発生 器の説明図；第４図は第１図のデルタ変調電力増幅器のブロック図；第５図は第 ４図のアルゴリズム制御論理回路の論理図：第６図は第４図のブリッジスイッチ の説明図；第７図は第４図の低域出力フィルタ、電話センサおよびフ、イードバ ック積分回路の説明図である。Brief description of the drawing Figure 1 shows two delta-modulated power amplifiers to generate two simultaneous ringing signals. 1 is a block diagram of a ringing signal generator of the present invention illustrating a reference waveform generator connected to a diagram; Figure 2 is a block diagram of the reference waveform generator in Figure 1; Figure 3 is the reference waveform generator in Figure 2. Figure 4 is a block diagram of the delta modulation power amplifier in Figure 1; Figure 5 is a block diagram of the delta modulation power amplifier in Figure 1; Logic diagram of the algorithm control logic circuit in Figure 4: Figure 6 is the bridge switch in Figure 4. Figure 7 is an explanatory diagram of the low-pass output filter, telephone sensor, filter, and FIG.
詳細な説明 交換局からの制御信号に応動して、加入者ループ搬送システムの遠端で発生され たリンギング信号は、加入者ラインに与えられて、リンギングが行なわれる。典 型的にはリンギング信号は負の直流電圧オフセット（例えば、−４８ボルト）を 持つ、低周波（例えば、２０ Ｈｚ ）の、擬似正弦波の高レベル信号（例えば 尖頭値２４０ボルト）である。１個の加入者ループで二つの個別の加入者を取扱 かわなければならないような状況では、ループに対して負の直流オフセットある いは正の直流オフセットを有するリンギング信号を与えることによって、個々の 加入者が区別される。後述する本発明の一実施例においては、正のリンギング信 号と負のリンギング信号を共に個々に同時に発生でき、これらのリンギング信号 がこれらの共同加入者ループの条件でも使用できるようにしている。detailed description generated at the far end of the subscriber loop carrier system in response to control signals from the switching center. The generated ringing signal is applied to the subscriber line to perform ringing. Noriyoshi Typically, a ringing signal has a negative DC voltage offset (e.g. -48 volts). A low frequency (e.g. 20 Hz), quasi-sine wave high level signal (e.g. peak value 240 volts). One subscriber loop handles two separate subscribers There is a negative DC offset to the loop. or by providing a ringing signal with a positive DC offset. Subscribers are differentiated. In one embodiment of the invention described below, a positive ringing signal is Both signal and negative ringing signals can be generated individually and simultaneously, and these ringing signals These are also available under joint subscriber loop conditions.
第１図を参照すれば、規準波形発生器１０１はリード１０４に低レベルの正のリ ンギング規準信号を発生し、リード１０５に高レベルの負のリンギング規準信号 を発生する。リード１０４上の正のリンギング規準信号は正の直流電圧オフセッ ト（例えば１．６４ボルト）を持つ低レベルの擬似正弦波（例えば、尖頭値３． ２ボルト）である。同様に、リード１０５上の負のリンギング規準信号は負の直 流電圧オフセット（例えば、−，６４ボルト）を持つ低レベルの擬似正弦波（例 えば、尖頭値３．２ボルト）である。デルタ変調電力増幅器１０６は正のリンギ ング規準信号を増幅しく例えば、増幅率７５）で、リード１０７上に正の直流電 圧オフセット（例えば４８ボルト）を持つ高レベルのリンギング信号（例えば尖 頭値２４０ポルト）を発生する。同様に、デルタ変調電力増幅器１０８は負のリ ンギング規準信号を増幅して、リード１０９上に負の電圧オフセット（例えば− ４８ボルト）を持つ高レベルのリンギング信号（例えば、尖頭値２４）０ボルト ）を発生する。Referring to FIG. 1, reference waveform generator 101 applies a low level positive signal to lead 104. generates a high level negative ringing reference signal on lead 105; occurs. The positive ringing reference signal on lead 104 has a positive DC voltage offset. low-level pseudo-sine wave (e.g., 3.64 volts peak) with peak value (e.g., 1.64 volts). 2 volts). Similarly, the negative ringing reference signal on lead 105 is A low level pseudo sine wave (e.g. -64 volts) with current voltage offset (e.g. -,64 volts) For example, the peak value is 3.2 volts). Delta modulation power amplifier 106 is a positive ringgit For example, a positive DC current is applied to the lead 107 at an amplification factor of 75). A high level ringing signal (e.g. peaks) with voltage offset (e.g. 48 volts) The initial price is 240 ports). Similarly, delta modulated power amplifier 108 The reference signal is amplified to create a negative voltage offset (e.g. - A high level ringing signal (e.g. peak value 24) with 0 volts (48 volts) ) occurs.
デルタ変調電力増幅器の説明に関連して後述するようが必要である。それぞれ増 幅器１０６および１０８に４見られる直流電圧ｖＳおよびｖｒは通常のＤＣ−Ｄ Ｃ変換器１１０から与えられるが、これは負の電−源１１１を二つの高電圧源１ １２および１１３に変換する。各々の電源は正の供給リードと負の戻りリードを 含み、これは関連する増幅器の両端に接続されている。This is necessary as discussed below in connection with the discussion of delta modulated power amplifiers. each increased The DC voltages vS and vr seen at width scales 106 and 108 are normal DC-D C converter 110, which connects a negative power source 111 to two high voltage sources 1 12 and 113. Each power supply has a positive supply lead and a negative return lead. , which is connected across the associated amplifier.
第２図を参照すれば、正および負のリンギング規準信号の交流部分は三角波形発 生器２０１から誘導される。Referring to Figure 2, the alternating current portions of the positive and negative ringing reference signals generate triangular waveforms. It is guided from the generator 201.
リード２０２上の三角波形発生器２０１は発生されるべきリンギング信号の周波 数に等しい周波数を持つ三角波を発生する。精密クランプ２０３は最大および最 小の出力電圧をそれぞれＶＡおよび−Ｖｉボルトに制限することによってリード ２０２上の三角波形を台形波に変換する。A triangular waveform generator 201 on lead 202 determines the frequency of the ringing signal to be generated. Generates a triangular wave with a frequency equal to the number. Precision clamp 203 has maximum and leads by limiting the small output voltage to VA and -Vi volts, respectively. The triangular waveform on 202 is converted into a trapezoidal wave.
ここで士■Ａは電圧規準回路２１０から誘導される精密電圧である。低域フィル タ／レベルシフタ回路２０９のネットワークは二つの部分回路２０５および２０ ６から成シ、これは台形信号から高周波成分をｒ波して、それぞれ正および負の 直流電圧オフセットを与える。正および負の電圧オフセットは、これもまた電圧 規準回路２１０から発生される精密電圧十ＶＢおよび−ＶＢによって決定される 。低域フィルタ／レベルシフタ回路２０９の出力は正および負の電圧オフセット は低レベルの擬似正弦波信号である。Here, A is a precision voltage induced from the voltage reference circuit 210. low frequency fill The network of controller/level shifter circuit 209 consists of two subcircuits 205 and 20 6, which converts the high frequency component from the trapezoidal signal into r waves and generates positive and negative signals respectively. Gives a DC voltage offset. Positive and negative voltage offsets are also voltage Determined by the precision voltages VB and -VB generated from reference circuit 210 . The output of the low pass filter/level shifter circuit 209 has positive and negative voltage offsets. is a low level pseudo sine wave signal.
第３図の規準波形発生器の説明図を参照すれば、電圧規準回路３０１は正確でな い直流電圧源３０３と標準の通常利用できる精密電圧調整器３０２によって４つ の精密直流電圧Ａ、Ｂ、ＣおよびＤを誘導する。調整器３０２は端子３における 負の電圧を±００１係の精度を持つ端子２における精密電圧に変換する。調整器 ３０２０両方の端子６および２はそれぞれコンデンサ３０４および３０５を通し て接地に対して容量結合されている。Referring to the illustration of the reference waveform generator in FIG. 3, the voltage reference circuit 301 is not accurate. 4 by a DC voltage source 303 and a standard commonly available precision voltage regulator 302. inducing precision DC voltages A, B, C and D. Regulator 302 at terminal 3 Converts a negative voltage to a precision voltage at terminal 2 with an accuracy of ±001. regulator 3020 both terminals 6 and 2 are passed through capacitors 304 and 305 respectively is capacitively coupled to ground.
４個の精密規準電圧Ａ、Ｂ、ＣおよびＤは調整器の端子２における電圧から誘導 され、三角波発生器３０６、精密クランプ３５０、低域フィルタ／レベルシフタ ３ｏ７・に結合される。精密電圧を用いることによって、これは時間変化や温度 変化に対して安定であるから、誘導された低レベルの規準リンギング信号もまた 精密であり、時間的にまた温度変動に対して安定であり、これによってリンギン グ信号の周波数と振幅が正確に保たれることに演算増幅器３１０から成る反転直 流結合増幅器に供給される。リード３１１上の出力電圧りは調整器３０２の端子 における電圧と抵抗３０９と３０８の比の積に負号を付けたものに等しい正の電 圧である。電圧Ａは抵抗３１３と３１５から成る抵抗電圧分割器によって電圧り から誘導される。演算増幅器３１７と均等な抵抗３１８および３１９がら成る第 ２の反転直流結合増幅器は電圧りを反転してリード３２０上の負の電圧Ｃを生ず る。抵抗３２１と３２２から成る電圧分割器はり−ド３２３上に−Ａに等しい電 圧Ｂを生ずる。Four precision reference voltages A, B, C and D are derived from the voltage at terminal 2 of the regulator. triangle wave generator 306, precision clamp 350, low pass filter/level shifter Combined with 3o7. By using precision voltages, this Since it is stable to changes, the induced low-level reference ringing signal also Precise and stable over time and temperature fluctuations, which makes ringing The inverting direct current circuit consisting of operational amplifier 310 ensures that the frequency and amplitude of the programming signal are maintained accurately. The current is supplied to a coupling amplifier. The output voltage on lead 311 is the terminal of regulator 302. A positive voltage equal to the product of the voltage at and the ratio of resistors 309 and 308 with a negative sign. It's pressure. Voltage A is divided by a resistive voltage divider consisting of resistors 313 and 315. derived from. A first circuit consisting of an operational amplifier 317 and equal resistors 318 and 319 The inverting DC-coupled amplifier at No. 2 inverts the voltage and produces a negative voltage C on lead 320. Ru. A voltage equal to -A is placed on voltage divider beam 323 consisting of resistors 321 and 322. A pressure B is generated.
三角波発生器３０６は通常のフィードバック発振器の構成を持っている。発生器 は演算増幅比較器３３０；演算増幅器３３１と３３２、抵抗３３３、およびダイ オード３３４と３３５から成る精密クランプ；演算増幅器３３６、抵抗３３γお よびコンデンサ３３８から成る積分器を含んでいる。演算増幅器３３６の出力は 抵抗３４０を通して演算増幅器３３０の十“入力に接続されている。もし比較器 ３３０のこの２＋“入力が負であれば、出力も才だ負であり、これはノード３９ ０で増幅器３３２の９１−“入力における負の規準電圧Ｃに大きさが制限される 。積分器の人力ノード３４１における負の電圧ステップは積分器の出力における ノード３４２に、±方向に立」−がるランプ信号を生ずる。ノート３４１の負の ステップはまたノード３４３に負のステップを発生し、これは抵抗３４４を通し てノード３４１に接続される。積分器の出力電圧はノード３４３と増幅器３３０ のゝゝ」−“入力が正になるまで波形に増大し、これが正になったときに、増幅 器３３０の出力に極性の変化が生ずる。Triangular wave generator 306 has a conventional feedback oscillator configuration. generator is an operational amplifier comparator 330; operational amplifiers 331 and 332, a resistor 333, and a diode Precision clamp consisting of odes 334 and 335; operational amplifier 336, resistor 33γ and and a capacitor 338. The output of operational amplifier 336 is is connected to the input of operational amplifier 330 through resistor 340. 330's 2 + "If the input is negative, the output is also negative, which is node 39 0 and is limited in magnitude to the negative reference voltage C at the 91-" input of amplifier 332. . A negative voltage step at the integrator's power node 341 causes a negative voltage step at the integrator's output to A ramp signal is generated at node 342 that rises in the ± direction. Note 341 negative The step also produces a negative step at node 343, which is passed through resistor 344. and is connected to node 341. The output voltage of the integrator is connected to node 343 and amplifier 330. The waveform increases until the input becomes positive, and when it becomes positive, the amplification occurs. A change in polarity occurs at the output of device 330.
この極性の変化はノード３４１の極性のステップ変化を生じて、これによって積 分器の出力信号は負方向に減少するランプとなる。ノード３４３の極性が再び反 転したときに、このサイクルが繰返される。抵抗３４０と３４４は三角出力信号 の最大振幅と最小振幅を決定する。This change in polarity causes a step change in the polarity of node 341, thereby increasing the The output signal of the divider is a ramp that decreases in the negative direction. The polarity of node 343 is reversed again. The cycle repeats when the rotation occurs. Resistors 340 and 344 are triangular output signals Determine the maximum and minimum amplitudes of.
周波数は抵抗３３７とコンデンサ３３８によって決定される。抵抗３３９は接地 と増幅器３３０のゝゝ−“入力の間に接続されており、抵抗３９１は接地に増幅 器３３０の１１ ＋／／入力の間に接続されている。これらによってそれぞれの 増幅器の入力バイアス電流によって生ずるオフセット電圧の平衡がとられる。The frequency is determined by resistor 337 and capacitor 338. Resistor 339 is grounded and the input of the amplifier 330, and the resistor 391 is connected to the ground for the amplification. 11 +// input of the device 330. Each of these Offset voltages caused by the amplifier's input bias currents are balanced.
クランプはノード３４１を正の規準電圧りあるいは負の規準電圧Ｃ（これは−Ｄ に等しい）に保ち、これは前述のような精密電圧である。積分器の入力における このような精密電圧は三角波出力の周波数を正確に保つために必要であり、もし それから生ずるリンギング信号の周波数を所望の範囲に入れたければ必要になる ものである。The clamp connects node 341 to the positive reference voltage or to the negative reference voltage C (which is -D ), which is the precision voltage as described above. at the input of the integrator Such precision voltage is necessary to maintain the accurate frequency of the triangular wave output, and if It is necessary if you want the frequency of the resulting ringing signal to fall within the desired range. It is something.
クランプは次のように動作する°演算増幅器３３０の出力はその正および負の出 力がそれぞれ正の規準電圧りおよび負の規準電圧Ｃよりもより正ならびに負にな るように設計されている。演算増幅器３３２０″′−”の入力が負の規準電圧Ｃ よりも負であれば、そのときは増幅器３３２の出力は正であり、これによってダ イオード３３５を順バイアスし、負の規準電圧より負であるゝゝ−“入力の任意 の電圧に対して増幅器３３２の利得を強制的に０にする。従って、ノード３４１ の電圧は増幅器３３２の“＋”入力において負の電圧Ｃに保たれることになる。The clamp operates as follows: The output of operational amplifier 330 is connected to its positive and negative outputs. The forces become more positive and negative than the positive reference voltage C and the negative reference voltage C, respectively. It is designed to The input of the operational amplifier 3320''-'' is the negative reference voltage C , then the output of amplifier 332 is positive, which causes the Forward bias the diode 335 and set the input voltage to be more negative than the negative reference voltage. The gain of amplifier 332 is forced to 0 for the voltage of . Therefore, node 341 will be held at a negative voltage C at the "+" input of amplifier 332.
これと同時に、増幅器３３１の出力は正となり、これによってダイオード３３４ を逆バイアスし、増幅器３３１をダイオード３４１から逆バイアスする。増幅器 ３３０の出力が正になると、ノード３４１は同様に増幅器３３１とダイオード３ ３４によって、増幅器３３１の９十〃入力における正の電圧りにクランプされる 。これと同時に、ダイオード３３５は逆バイアスされ、増幅器３３２をノード３ ４１から分離する。At the same time, the output of amplifier 331 becomes positive, which causes diode 334 to is reverse biased, and amplifier 331 is reverse biased from diode 341. amplifier When the output of 330 becomes positive, node 341 similarly connects amplifier 331 and diode 3. 34 to the positive voltage at the 90 input of amplifier 331. . At the same time, diode 335 is reverse biased, directing amplifier 332 to node 3. Separate from 41.
三角波発生器３０６の出力３４２は精密クランプ３５０に接続され、これは三角 波形を三角波と同一の周波数を持つ台形信号に変換する。ノード３４２は抵抗３ ５１を通して演算増幅器３５２および３５３との１−“入力に接続されている。The output 342 of the triangular wave generator 306 is connected to a precision clamp 350, which Convert the waveform to a trapezoidal signal with the same frequency as the triangular wave. Node 342 is resistor 3 51 to the 1-" input of operational amplifiers 352 and 353.
正の規準電圧りは抵抗３５４を通して増幅器３５２の１＋“入力に接続されてお り、これは１だ抵抗３５５を通して接地に接続されている。出力ノード３５９は ダイオード３６０を通して増幅器３５２の出力に接続されており、ダイオード３ ６１を通して増幅器３５３の出力に接続されている。ノード３６２における電圧 が増幅器３５２のゝゝ＋“入力における正の電圧と、増幅器３５３の１＋”入力 に４・・ける負の電圧の間にあるときには、ダイオード３６０とダイオード３６ １のいずれもが導通しないから、ノード３５９の出力電圧はノード３６２の電圧 に等しい。ノード３６２の電圧が増幅器３５２の＼ゞ十”入力の電圧を越えたと きには、増幅器３５２の出力は負となり、これはダイオード３６０を順バイアス し、増幅器３５２の利得をゝゝ十“入力の電圧より犬である“−“入力の任意の 電圧に対して強制的に０とする。従ってノード３５９における電圧は増幅器３５ ２の“十“入力における規準電圧に保たれる。同様に、増幅器３５３とダイオー ド３６１は規準電圧より負である任意の入力に対して、ノード３５９を増幅器３ ５３の９＋“入力における規準電圧に保つ。従ってノード３４２の３角波の最大 値と最小値はクランプ３５０によってクリップされて、ノード３５９で台形波を 形成する。The positive reference voltage is connected to the 1+“ input of amplifier 352 through resistor 354. This is connected to ground through a single resistor 355. The output node 359 is connected to the output of amplifier 352 through diode 360; 61 to the output of amplifier 353. Voltage at node 362 is the positive voltage at the ゝゝ+“ input of amplifier 352 and the 1+” input of amplifier 353. When between negative voltages at 4..., diode 360 and diode 36 1 are not conducting, the output voltage at node 359 is the voltage at node 362. be equivalent to. When the voltage at node 362 exceeds the voltage at the input of amplifier 352, At times, the output of amplifier 352 is negative, which forward biases diode 360. and set the gain of the amplifier 352 to 0.000000000000 0000000000000 Force the voltage to 0. Therefore, the voltage at node 359 is The reference voltage at the ``10'' input of 2 is maintained. Similarly, amplifier 353 and diode Node 361 connects node 359 to amplifier 3 for any input that is more negative than the reference voltage. 53 of 9+" to the reference voltage at the input. Therefore, the maximum of the triangular wave at node 342 The value and minimum value are clipped by clamp 350 to create a trapezoidal waveform at node 359. Form.
ノード３５９における台形信号は低域フィルタ／レベルシフタ３０９に与えられ る。ノード３５９における信号はコンデンサ３６５を通してノード３６６に交流 結合される。正の規準電圧Ａはまた抵抗３６７を通してノード３６６に結合され 、正の直流オフセットを持つ台形信号を形成する。この結果得られた信号は抵抗 ３６８．３６９および３７０；コンデンサ３７１および３７２、演算増幅器３７ ３から成る通常の低域フィルタ回路を通して結合される。この通常の２極フイル タはノード３６６の台形信号から高周波成分を除去し、ノード３７４に正の直流 オフセットを持つ平担な擬似正弦波信号を生ずる。The trapezoidal signal at node 359 is provided to low pass filter/level shifter 309. Ru. The signal at node 359 is alternated to node 366 through capacitor 365. be combined. Positive reference voltage A is also coupled to node 366 through resistor 367. , forming a trapezoidal signal with a positive DC offset. The resulting signal is the resistance 368, 369 and 370; capacitors 371 and 372, operational amplifier 37 3 through a conventional low-pass filter circuit. This normal bipolar film The controller removes high frequency components from the trapezoidal signal at node 366 and sends a positive dc signal to node 374. Produces a flat pseudo-sine wave signal with an offset.
同様にして、ノード３５９における信号はコンデンサ３７５を通してノード３７ ６に交流結合される。丑だ負の規準電圧Ｂは抵抗３７７を通してノ・−ド３７６ に結合され、負の直流オフセットを持ろ台形信号を生ずる。抵抗３７８．３７９ および３８０と；コンデンサ３８１および３８２と；演算増幅器３８４がら成る 低域フィルタは通常の２極フイルタであり、これはノード３８３に負の直流オフ セットを持つ擬似正弦波を生ずる。Similarly, the signal at node 359 passes through capacitor 375 to node 37. AC coupled to 6. The negative reference voltage B is applied to node 376 through resistor 377. produces a trapezoidal signal with a negative DC offset. Resistance 378.379 and 380; capacitors 381 and 382; and operational amplifier 384. The low-pass filter is a normal two-pole filter, which has a negative DC off at node 383. Generates a pseudo sine wave with a set.
ノード３７４と３８３における擬似正弦波の低レベル信号はそれぞれ正および負 の規準リンギング信号ＲＲおよび−ＲＲであり、これを線形に増幅すれば、交換 局においであるいは加入者ループ搬送システムの遠隔端局において直接電話線に 与えられる高電圧のリンギング信号となる。The pseudo-sinusoidal low level signals at nodes 374 and 383 are positive and negative, respectively. are the reference ringing signals RR and -RR of directly to the telephone line at the station or at the remote end of the subscriber loop carrier system. This results in a high voltage ringing signal.
本発明に゛従えば、各々の規準リンギング信号はデルタ変調電力増幅器によって 増幅される。第１図に示したように、各々の規準リンギング信号は別々のデルタ 変調増幅器によって増幅される。これらのデルタ変調電力増幅器は信号増幅のた めにデルタ変調の符号化と復号の手法を用いている。本質的には、ディジタル符 号化／復号化で通常用いられているデルタ変調符号化は単一ビットの符号化方式 であり、この方式ではディジタル的に送信されるべき入力アナ゛ログ信号は各ビ ットが差信号のサンプリング時点における極性を表わすビットの流れに符号化さ れる。差信号は入力アナログ信号を過去のサンプルにもとすく予測信号と比較す ることによって得られ、サンプリング周波数は少くとも入力信号の２倍でなくて はならない。差信号を送信するということは信号の微分を送るのとほぼ等しいか ら、送信されたビットの流れの復号は送信されたパルスを積分することによって 行なわれる。According to the invention, each reference ringing signal is generated by a delta modulated power amplifier. amplified. As shown in Figure 1, each reference ringing signal has a separate delta Amplified by a modulation amplifier. These delta modulated power amplifiers are used for signal amplification. For this purpose, a delta modulation encoding and decoding method is used. Essentially, a digital sign Delta modulation encoding, which is commonly used in encoding/decoding, is a single-bit encoding method. In this method, the input analog signal to be transmitted digitally is bits are encoded into a stream of bits representing the polarity at the time of sampling the difference signal. It will be done. The difference signal is created by comparing the input analog signal with a predicted signal based on past samples. The sampling frequency must be at least twice that of the input signal. Must not be. Is sending a difference signal almost the same as sending a differential signal? , the decoding of the transmitted bit stream is done by integrating the transmitted pulses. It is done.
同様に送信機においては、ビットの流れの中のパルスを積分することによって、 予測信号が誘゛導される。Similarly, in a transmitter, by integrating the pulses in the bit stream, A predicted signal is induced.
□□ 詩表昭ＧＯ−５０１２８７（５）デルタ変調符号化の原理はここで述べる デルタ変調電力増幅器に利用される。以下に詳述するように、入力規準信号の大 きさをフィードバック信号と比較して、２進誤差信号を発生することによって低 レベルリンギング信号は符号化され、この誤差信号は任意の時点で二つの信号の 間の差の極性を表わすことになる。この誤差信号はリンギング信号の周波数より 本質的に高い周波数で誤差信号をサンプルし、その論理状態が多数のサンプリン グ時点のサンプルされた誤差信号から誘導される二つの２進制御信号を発生する 論理回路に与えられる。これらの制御信号は任意の与えられた時点で正の直流電 圧、負の直流電圧あるいは０電圧を持つ高電圧ディジタル出力信号を発生するブ リッジスイッチを制御する。フィードバック信号は高電圧ディジタル出力信号を 積分して減衰することによって得られる。この高電圧ディジタル信号をＦ波する ことによってこの信号が復号されて高周波成分がこれから除去され、これによっ て低レベルリンギング規準信号から線形に増幅されたものとしてアナログの高電 圧リンギング信号を生ずる。□□ Poetry Show GO-501287 (5) The principle of delta modulation encoding is described here. Used in delta modulation power amplifiers. The magnitude of the input reference signal, as detailed below. by comparing the magnitude with a feedback signal and generating a binary error signal. The level ringing signal is encoded and this error signal is the difference between the two signals at any given time. It represents the polarity of the difference between the two. This error signal is higher than the frequency of the ringing signal. Samples the error signal at an inherently high frequency and its logic state is generates two binary control signals derived from the sampled error signal at the time of given to logic circuits. These control signals generate a positive DC current at any given time. A block that generates a high-voltage digital output signal with voltage, negative DC voltage, or zero voltage. Control the ridge switch. The feedback signal is a high voltage digital output signal. It is obtained by integrating and attenuating. This high voltage digital signal is converted into F wave. This signal is then decoded and the high frequency components are removed from it, thereby The analog high-voltage signal is linearly amplified from a low-level ringing reference signal. Produces a pressure ringing signal.
本発明に従うデルタ変調電力増幅器を以下第４図を参照して説明する。デルタ変 調電圧増幅器は高利得の誤差増幅器４０１を含み、これはリード４０２上の入力 信号（低レベル規準リンギング信号）Ｅｉ をリード４０３上の予測信号Ｅｆと 比較する。予測信号Ｅｆ は高レベルディジタル出力信号と高電圧アナログ出力 信号の両方から誘導された前の入力信号を再生したものである。増幅器４０１は リード４０４上に２進誤差信号ＥＥを発生し、これはＥｌが１ｉｌｆよシ大であ るときには論理“１ 〃のＴＴＬ（）ランシスタートランジスタ論理）電圧レベ ルを持ち、ＥｆがＥｉより大であるときには論理ＮＯ〃のＴＴＬ電圧レベしルを 持つ。このように誤差信号ＥｘはＥｉとＥｆ の差の極性を表わす。２進のＥＥ はリード４０４を通してアルゴリズム制御論理回路４０５に入力される。A delta modulation power amplifier according to the present invention will be described below with reference to FIG. delta change The voltage regulator amplifier includes a high gain error amplifier 401, which has an input on lead 402. The signal (low-level reference ringing signal) Ei is combined with the predicted signal Ef on the lead 403. compare. The prediction signal Ef is a high-level digital output signal and a high-voltage analog output It is a reproduction of the previous input signal derived from both signals. The amplifier 401 is Generates a binary error signal EE on lead 404, which indicates that El is greater than ilf. When the logic is “1” TTL (Run sister transistor logic) voltage level with a logic NO TTL voltage level when Ef is greater than Ei. have Thus, the error signal Ex represents the polarity of the difference between Ei and Ef. Binary EE is input to algorithm control logic circuit 405 through lead 404.
２進誤差信号はり−ド４０６上のクロック°信号に応動してアルゴリズム制御論 理回路４０５によってサンプルされる。アルゴリズム制御論理回路４０５は二つ の出力リード４０７および４０８を含み、それによって２進制御信号十ＳＷおよ び一８Ｗがそれぞれ発生される。The algorithm control logic responds to the clock signal on the binary error signal beam board 406. The signal is sampled by the logic circuit 405. There are two algorithm control logic circuits 405. output leads 407 and 408, thereby outputting binary control signals SW and SW. and 8W are generated respectively.
論理回路４０５の出力リード４０７および４０８はブリッジスイッチ４１０に接 続されている。ブリッジスイッチ４１０はスイッチング素子４１１．４１２．４ １３．４１４を含んでいる。高レベル直流電源Ｖｓがノード４１５と４１６に対 してスイッチの両端で接続されている。この高電圧源は第１図に関連して前述し たＤＣ−ＤＣ変換器１１０から誘導されたものである。スイッチの出力リード４ １７はスイッチ素子４１１と４１４の間に接続されており、スイッチの出力リー ド４１８はスイッチ素子４１２と４１３の間に接続されている。スイッチ素子４ １１と４１２はリード４０７上の２進制御信号＋ｓｗによって制御され、スイッ チ素子４１３と４１４はリード４０８上の２進制御信号−ＳＷによって制御され る鴇リード４０７上の論理０に応動してスイッチ素子４１１と４１２は閉成され 、リード４１８と４１７の両端の電圧”＋２は＋ｖＳ となる。同様にリード４ ０８上に論理％０１／があると、スイッチ素子４１３と４１４が閉成し、これＫ よってリード４１８と４１７の間に電圧−Ｖ’５を生ずる。十ＳＷと−ＳＷの両 方が論理−１〃であれば、すべてのスイッチ素子は開であり、Ｅ、２は０になる 。アルゴリズム制御論理回路４０５はリード４６７と４０８上の論理％ ０／／ が同時に生ずることを防止し、高電圧電源Ｖｓがスイッチを通して短絡されるよ うなスイッチ素子４１１．４１２．４１３および４１４の同時閉成を防止する。Output leads 407 and 408 of logic circuit 405 connect to bridge switch 410. It is continued. Bridge switch 410 has switching elements 411.412.4 Contains 13.414. A high level DC power supply Vs is connected to nodes 415 and 416. and the switch is connected at both ends. This high voltage source is described above in connection with FIG. It is derived from the DC-DC converter 110. Switch output lead 4 17 is connected between the switch elements 411 and 414, and is connected to the output lead of the switch. A node 418 is connected between switch elements 412 and 413. Switch element 4 11 and 412 are controlled by the binary control signal +sw on lead 407 and switch elements 413 and 414 are controlled by a binary control signal -SW on lead 408. In response to a logic 0 on lead 407, switch elements 411 and 412 are closed. , the voltage "+2" across leads 418 and 417 becomes +vS.Similarly, the voltage across leads 418 and 417 becomes +vS. Logic %01/ on 08 closes switch elements 413 and 414, which causes K This creates a voltage -V'5 between leads 418 and 417. Both 10SW and -SW If the logic is -1, all switch elements are open and E,2 becomes 0. . Algorithm control logic circuit 405 outputs logic %0// on leads 467 and 408. The high voltage power supply Vs is short-circuited through the switch. This prevents simultaneous closing of switch elements 411, 412, 413 and 414.
アルゴリズム制御論理回路４０５はリード４０４上の入力ビットの流れをサンプ ルされたビットの流れのＮ１ 〃と＠ Ｏ／／の集虫に依存する制御信号十ＳＷ と−ＳＷに変換する。もし−ＳＷが論理１０“であり、スイッチ素子４１３と４ １４が閉成されれば、次に＋ＳＷが論理ＮＯ“に変化してスイッチ素子４１１と ４１２を閉成するまでに、サンプルされたビットの流れの中に４個の連続したＮ １１ “を検出する必要がある。同様にスイッチ素子４１３と４１４を閉成する には＋ＳＷの論理−０〃の必きには４個の連続した９６Ｎを検出しなければなら ない。＋ＳＷの論理１０Ｉと−ＳＷの論理１０〃の間ではスイッチ素子４１１． ４１２．４１３および４１４は開かれており、Ｆ、１２はＯとなる。このような 固定したデッドゾーン時間を設けることによって、これがなければ、大きな電圧 を消費し、電源あるいはスイッチ素子に障害を与えるような短絡電流の導通を防 止する。Algorithm control logic 405 samples the input bit stream on lead 404. The control signal 10SW depends on the collection of N1 and @O// of the bit stream and -SW. If -SW is logic 10'', switch elements 413 and 4 14 is closed, then +SW changes to logic NO" and switches between switch element 411 and 412, there are four consecutive N 11". Similarly, switch elements 413 and 414 are closed. For +SW logic -0, four consecutive 96N must be detected. do not have. Between the +SW logic 10I and the -SW logic 10, a switch element 411. 412, 413 and 414 are open, F and 12 become O. like this By providing a fixed dead zone time, it is possible to reduce the voltage that would otherwise be to prevent conduction of short-circuit currents that would consume energy and damage the power supply or switch elements. Stop.
正確に規定されたデッドゾーンによって、スイッチの閉成の間の時間がスイッチ の蓄積時間（ターンオフ遅延）よシ長いことが辣障される。アルゴリズム制御論 理回路４０５については第５図の論理図の説明に関連して後に詳述する。Precisely defined dead zones ensure that the time between switch closures The disadvantage is that the accumulation time (turn-off delay) is long. algorithm control theory The logic circuit 405 will be described in detail later in connection with the explanation of the logic diagram of FIG.
ブリッジスイッチ４１０のリード４１８と４１７の間に生ずる電圧ＥＩ２は離散 的な出力レベル＋Ｖｓ、Ｑ、−ＶＳを持った高電圧の３レベル信号である。誤差 信号のこのような高電圧ディジタル表示は低域フィルタと電流検出回路４２１に 与えられる。インダクタ４２２とコンデンサ４２３を含むフィルタはＦ’＋２を 積分し、それから高周波成分を除去するデコーダとして動作する。リード４２４ と接地の間の出力信号Ｅｏは規準リンギング信号である入力信号Ｅｉを増幅した 写しであり、電話線に直接印加できる擬似正弦波リンギング信号である。The voltage EI2 developed between leads 418 and 417 of bridge switch 410 is discrete. It is a high-voltage three-level signal with typical output levels +Vs, Q, and -VS. error This high voltage digital representation of the signal is passed to the low pass filter and current sensing circuit 421. Given. The filter including inductor 422 and capacitor 423 has F'+2. It acts as a decoder that integrates and then removes high frequency components. lead 424 The output signal Eo between and ground is the amplified input signal Ei, which is the reference ringing signal. It is a pseudo-sine wave ringing signal that can be applied directly to a telephone line.
電流センサ４２５は出力電流を検出し、予め定められたレベルを越える出力電流 に応動してリード４２６上に信号を生じ、これはアルゴリズム制御回路４０５を トリガしてリード４０７と４０８上に論理へ１〃をただちに生じ、スイッチ４１ １．４１２．４１３および４１４を開くようになっている。こうして過剰の電流 が流れて、スイッチ素子やＶＳ の電源に障害を与えることを防止する。Current sensor 425 detects the output current and detects output current exceeding a predetermined level. generates a signal on lead 426 in response to the algorithm control circuit 405. Triggering immediately causes a logic 1 on leads 407 and 408, causing switch 41 1.412.413 and 414. Thus excess current This prevents the current from flowing and causing damage to the switch element and the power supply of the VS.
フィードバック信号Ｅｆはブリッジスイッチ４１０の出力における高レベルディ ジタル信号ｇ＋ａとフィルタ／検出器４２１の出力におけるアナログ信号Ｅｏの 両方から誘導される。これらの信号は共に抵抗４２７．４２８．４．３Ｂ、４３ ９とコンデンサ４２９を含むフィードバック積分器に与えられる。Feedback signal Ef is a high level signal at the output of bridge switch 410. digital signal g+a and analog signal Eo at the output of filter/detector 421. derived from both. These signals are both connected to resistors 427.428.4.3B, 43 9 and a feedback integrator including capacitor 429.
フィードバック信号ＥｆＯ主成分はディジタル信号ＥＩ２から誘導され、これは 抵抗４２７と４２８およびコンデンサ４２９によって積分されてリード４３０と ４３１の間にピースワイスリニア信号を形成する。この高電圧信号はクロック時 点において勾配の方向を変化するランプのつながりであるが、βネットワーク４ ３４によって減衰される。βネットワーク４３４は演算増幅器４３６、均等な抵 抗４３２と４３３および均等な抵抗４３５と４３７を含んでいる。βネットワー ク４３４はリード４３０と４３１の間の信号を係数βで減衰するが、βは抵抗４ ３７と抵抗４３２の比であり、（βく１）、平衡から不平衡への変換を行なって 、リード４０３上にフィードバック信号Ｅｆを生ずる。従って、リード４０３上 のフィードバック信号Ｅｆはリード４０２上の入力信号Ｅｉの再生されたもので ある。The main component of the feedback signal EfO is derived from the digital signal EI2, which is integrated by resistors 427 and 428 and capacitor 429 and connected to lead 430. 431 to form a peacewise linear signal. This high voltage signal is clocked β network 4 is a connection of ramps that change the direction of the gradient at a point. 34. β network 434 includes operational amplifier 436, equal resistance Includes resistors 432 and 433 and equivalent resistors 435 and 437. β network 434 attenuates the signal between leads 430 and 431 by a factor β, where β is the resistor 4 37 and resistance 432, (β minus 1), converting from balanced to unbalanced. , produces a feedback signal Ef on lead 403. Therefore, on lead 403 The feedback signal Ef is a reproduced version of the input signal Ei on the lead 402. be.
フィードバック信号Ｅｆには出力信号Ｅｏから直接追加の信号成分が与えられる 。信号Ｅｏの小さな部分が抵抗４３８と４３９およびコンデンサ４２９によって 積分され、βネットワーク４３４によって減衰されて信号Ｅｆ の追加の成分と なシ、これによって出力信号ｇｏの負荷制御が行なわれることになる。出力Ｅｏ は従って追加の負荷がリード４２４と接地の間に接続されても、一定のレベルに 保たれることになる。従って、（複数並列接続の電話機セットのとき）リンギン グ信号Ｅｏは、負荷調整フィードバックが存在しないときに比べて大きな負荷を 駆動することができる。The feedback signal Ef is given an additional signal component directly from the output signal Eo. . A small portion of signal Eo is connected by resistors 438 and 439 and capacitor 429. is integrated and attenuated by β network 434 to form an additional component of signal Ef. However, this results in load control of the output signal go. Output Eo is therefore at a constant level even if an additional load is connected between lead 424 and ground. It will be preserved. Therefore, (when using a set of telephones connected in parallel) Ringing signal Eo causes a greater load than when load adjustment feedback is not present. Can be driven.
入力信号Ｅ】と出力信号Ｅｏの間のデルタ変調電力増幅器の電圧利得は、通常の フィードバック解析の手法によって、順方向ループで１よシ本質的に大きい増幅 率が与えられるとき、約１／Ｂに等しいことがわかる。前述したように、βは抵 抗４３２．４３３．４３５および４３７によってだ、け決まる。従って、電力増 幅器の電圧利得は安定な受動素子、すなわち、抵抗によってだけ制御できる。従 って、調整された出力電圧Ｅｏを生ずるために、ブリッジスイッチ４１０の電圧 Ｖｓを調整する必要はなく、電源Ｖｓの変化はデルタ変調増幅器の電圧利得に影 響を与えることはない。The voltage gain of the delta modulation power amplifier between the input signal E] and the output signal Eo is Feedback analysis techniques allow an essentially larger amplification of more than 1 in the forward loop. Given the ratio, it can be seen that it is approximately equal to 1/B. As mentioned above, β is the resistance It depends only on anti-432.433.435 and 437. Therefore, the power increase The voltage gain of the spreader can only be controlled by a stable passive element, ie, a resistor. subordinate Therefore, to produce a regulated output voltage Eo, the voltage of bridge switch 410 is There is no need to adjust Vs; changes in the supply Vs affect the voltage gain of the delta modulation amplifier. It makes no sound.
アルゴリズム制御論理回路４０５の論理図を第５図に図示した。前述したように 、アルゴリズム制御論理回路は誤差信号における１１０”および１１１ ／／の 集中の様子に従って高電圧ブリッジスイッチ４１０の最適の動作モードを決定す る。論理回路４０５は誤差信号の過去の値と現在の値に従って二つの制御信号＋ ＳＷと−ＳＷを発生“０”を生じて、＋ＳＷのスイッチ素子４１１と４１２を閉 じるためには４個の連続した１１１ 〃がサンプルされた誤差ビットの流れの中 に必要である。同様に一８Ｗの制御信号上に論理ゝゝ０“を生じて、−ＳＷのス イッチ素子４１３と４１４を閉じるためには４個の連続した論理“０“が必要で ある。従って、スイッチの一組を開いてから他の一組を閉じるまでには少くとも ４ビツトが必要である。前述したように、このように良く制御されたデッドゾー ンによってブリッジスイッチのスイッチング速度の要求を容易なものとし、クロ ス電流の導通を除去することかできる。さらに、アルゴリズム制御論理は雑音が ブリッジスイッチの正しい動作に影響を与えないようにする回路と、リード４２ ８上の過電流信号に応答する回路を含んでいる。A logic diagram of algorithm control logic circuit 405 is illustrated in FIG. As previously mentioned , the algorithm control logic circuit detects 110'' and 111 // in the error signal. Determine the optimal operating mode of the high voltage bridge switch 410 according to the state of concentration. Ru. The logic circuit 405 generates two control signals + according to the past value and the current value of the error signal. Generates SW and -SW Generates "0" and closes +SW switch elements 411 and 412 In order to is necessary. Similarly, a logic "0" is generated on the -SW control signal, and the -SW switch is output. Four consecutive logic “0”s are required to close switch elements 413 and 414. be. Therefore, the time between opening one set of switches and closing the other set is at least 4 bits are required. As mentioned earlier, this well-controlled dead zone simplifies the switching speed requirements of bridge switches and It is also possible to eliminate conduction of current. Additionally, algorithmic control logic is noisy. circuit and lead 42 to avoid affecting the correct operation of the bridge switch. 8 includes circuitry responsive to overcurrent signals on the circuit.
第５図を参照すれば、４個のＤ型フリップフロップ５０２．５０３．５０４およ び５０５から成るシフトレジスタ５０１がリード５０６上の２進誤差信号を受理 する。各クロック信号に応動して、リード５０６上の２進信号はフリップフロッ プ５０２のＱ出力にシフトされ、これと同時に各フリップフロップの前のＱ出力 は次に隣接したフリップフロップにシフトされる。リード５（１６上の２進信号 はこのようにしてクロック周波数でサンプ ゞルされ、サンプルされたビットは シフトレジスタを通して連続的にシフトされる。サンプルされた誤差信号はリー ド５０７上のクロック信号ＣＬＫの前縁ヤシフトレジスタ５０１に入れられる。Referring to FIG. 5, four D-type flip-flops 502, 503, 504 and A shift register 501 consisting of lead 505 receives the binary error signal on lead 506. do. In response to each clock signal, the binary signal on lead 506 is is shifted to the Q output of the flip-flop 502, and at the same time the Q output of each flip-flop is is then shifted to the adjacent flip-flop. Lead 5 (binary signal on 16 is thus sampled at the clock frequency and the sampled bits are Continuously shifted through a shift register. The sampled error signal is The leading edge of clock signal CLK on code 507 is input to shift register 501.
クロック信号ＣＬＫはリード５０８上のシステムのクロック信号から、インバー タ５０９で反転することによって得られ、これはリンギング信号の周波数よシ本 質的に高い周波数を持っている。Clock signal CLK is inverted from the system clock signal on lead 508. The frequency of the ringing signal is It has a qualitatively high frequency.
フリップフロップ５０２乃至５０５のそれぞれの論理状態はり−ド５０６上のサ ンプルされた誤差信号の最近の４ビツトである。The logic state of each of flip-flops 502 to 505 is These are the last four bits of the sampled error signal.
フリップフロップ５０２乃至５０５のそれぞれの出力ＱでちるＱ’ ％ ＱＢＸ Ｑ’およびＱ７）とクロック信号は５１１０入力となる。ＮＡＮＤゲート５１０ の出力り一しリスタ５０１全通してシフトさし、ＱＡ、 Ｑｓ、 ＱｃオよびＱ ｎ をすべて論理１１ 〃にしたときに、リード５１２上のＮＡＮＤゲート５１ ０の出力は（ＣＬＫパルスの間）論理１０“となる。この論理１０″は極性フリ ップフロップ５１３のＳ入力をトリガし、そのＱ出力を論理へ１ 〃とし、Ｑ出 力を論理１０″とする。極性フリップフロップ５１３のＱ出力はり−ド５１５に よシリード５１８上のその出力は＋ＳＷ制御信号である。Q'% QBX calculated by each output Q of flip-flops 502 to 505 Q' and Q7) and the clock signal become 5110 inputs. NAND gate 510 Shift all the outputs of the lister 501 and output QA, Qs, Qc and Q. When all n are set to logic 11, the NAND gate 51 on the lead 512 The output of 0 becomes logic 10" (during the CLK pulse). This logic 10" is polarity free. Trigger the S input of the flip-flop 513, set its Q output to logic 1, and Assume that the power is logic 10''.The Q output beam of the polarity flip-flop 513 is Its output on serial lead 518 is the +SW control signal.
ＱＡとＱｓは第２および第３の入力に接続され過電流論理リード５１７はＮＡＮ Ｄゲート５１６の第４の入力に接続されている。以下の説明ではしばらくの間リ ード５１７の論理状態は“１ “であると仮定することができる。従ってリード ５１８上の＋５ＷＮＡＮＤゲートの出力は論理ゝ＼０”であり、これはブリッジ スイッチの中の−１−５ｗスイッチ対を閉成する。−ＳＷの制御信号は一８ＷＮ ＡＮＤゲート５２０の出力であるリード５１９に現われる。ＮＡＮＤゲート５２ ０の入力はリード５２１上の極性フリップフロップからのＱ出力と、フリップフ ロップ５０２゛および５０３からのＱ′ＡおよびＱｎ出力と、過電流論理リード ５１７を含んでいる。砂と○は論理ＩＸＯ／／であり、ＮＡＮＤゲート５２０の −ｓｗ出力は論理“１“であるから、−ＳＷのスイッチ対は開状態に保たれる。QA and Qs are connected to the second and third inputs and overcurrent logic lead 517 is connected to the NAN Connected to a fourth input of D-gate 516. The following explanation will take some time. It can be assumed that the logic state of the code 517 is "1". therefore lead The output of the +5W NAND gate on the 518 is a logic “\0”, which is the bridge Close the -1-5w switch pair in the switch. -SW control signal is -8WN Appears on lead 519 which is the output of AND gate 520. NAND gate 52 The 0 input connects the Q output from the polarity flip-flop on lead 521 and the flip-flop Q'A and Qn outputs from drops 502 and 503 and overcurrent logic leads. Contains 517. Sand and ○ are logic IXO// of NAND gate 520. Since the -sw output is a logic "1", the -SW switch pair is held open.
ゲート５１６と５２０の入力は相補的であるから、十ＳＷと−ＳＷは同時には論 理（１０／／にならないこ吉は明らかである。・ □ ２１“の列の後で１０′′ピツトが生ずれば、十ＳＷの制御信号は論理“１ 〃にスイッチする。しかしＮＡＮＤゲート５１１のすべての入力が２１〃となシ 極性フリップフロップ５１３がリセットされるのは４個の連続したＸＯ“のビッ トがシフトレジスタ５０１にシフトされてからである。極性フリップフロップ５ １３がリセットされたときに、その−Ｑ出力は“０“にリセットされ、そのＱ出 力はゝゝ１ “にリセットされる。このときＱ、ＱＡ、−ト５２０の出力は論理 “０〃となり、これによって−８Ｗのスイッチ対が閉じることになる。Since the inputs of gates 516 and 520 are complementary, 1SW and -SW are not simultaneously active. (It is obvious that Kokichi does not become 10//.・ □ If a 10'' pit occurs after the 21'' column, the control signal of the 10 SW becomes logic “1”. Switch to 〃. However, if all the inputs of the NAND gate 511 are 21, The polarity flip-flop 513 is reset by four consecutive bits of This is after the data has been shifted into the shift register 501. polar flip flop 5 13 is reset, its -Q output is reset to “0” and its Q output The power is reset to "1". At this time, the output of Q, QA, -t 520 is a logic 0, which closes the -8W switch pair.
極性フリップフロップ５１３がセットされ、＋ＳＷが論理“０〃状態となっても 、ＱＡに単一のＳＳ Ｏ／／が生ずツチが開く。しかし、極性フリップフロップ ５１３かリセットされる前（すなわち１．２あるいは３の連続ＮＯ〃のちと）は 、少くとも二つの連続したＳｌ １ ／／がシフトレジスタを通してシフトされ 、ＱＡとＱｎを論理１１ “とし、ＮＡＮＤゲート５１６の＋ｓｗ出力は論理− ０”状態に戻り、スイッチの＋ＳＷ対は再閉成される。Even if the polarity flip-flop 513 is set and +SW is in the logic “0” state, , a single SS O// occurs in QA and opens. But polar flip-flop Before 513 is reset (i.e. after consecutive NOs of 1.2 or 3) , at least two consecutive Sl 1 // are shifted through the shift register. , QA and Qn are logic 11", and +sw output of NAND gate 516 is logic - 0'' state and the +SW pair of the switch is reclosed.
−８Ｗスイツチを開く。しかしもし極性フリップフロップ５１３がセットする前 に（すなわち、１．２あるいは３個の連続した１１ “のちと）は、ＱｌとＱｎ を論理Ｔｈ１／／にするには少くとも二つの連続したヤ０〃がシフトレジスタを シフトされ、ＮＡＮＤゲート５２０の一８Ｗ出力は論理１０〃状態に戻ｐ、＝Ｓ Ｗのスイッチ対は再閉成される。-Open the 8W switch. However, if before polarity flip-flop 513 sets (i.e. after 1.2 or 3 consecutive 11's), Ql and Qn To make the logic Th1//, at least two consecutive Ya0's must pass through the shift register. shifted, the one 8W output of NAND gate 520 returns to the logic 10 state p,=S The W switch pair is reclosed.
前述のように、アルゴリズム制御論理回路は、電流センサによって過電流条件が 検出されるとただちに、すべてのスイッチ素子を開とするために＋ＳＷと−ＳＷ を論理気１〃にただちにスイッチするための回路を含んでいる。過電流制御信号 百は電流センサによって検出されて、リード５２３を通して論理制御回路に入力 され、１対のＤ型フリップフロップ５２４と５２５のプリセットＰＡ力に与えら れる。フリップフロップ５２４のＤ入力は接地に接続され、あるいは等測的にη Ｏ〃を表わす論理回路のＴＴＬ電圧に接続されている。フリップフロップ５２４ のＱ出力はフリップフロップ５２５のＤ入力に接続され、フリップフロップ５２ ５のＱ出力はリード５１７に接続され、これは前述のように、ＮＡＮＤゲート５ １６および５２０に接続されている。正常の動作条ロツプ５２４のＱ出力（フリ ップフロップ５２５のＤ入力）はそのＤ入力における論理−１０〃である。リー ド５２８上の各クロックパルスに応動して、論理ｕ □ ／／はフリップフロッ プ５２５のＤ入力からクロックによってそのＱ出力に移され、これによってＱ入 力を論理気１〃に保つ。電流センサが過電流条件を検出したときには、ちにフリ ップフロップ５２４のＱ出力（およびフリップフロップ５２５のＤ入力）を論理 ゝ１〃にプリセットし、フリップフロップブ５２５を論理″０“にする。リード ５１７上の論理１０”はただちに＋ＳＷと−ＳＷの制御信号を論理“１〃にして 、すべてのスイッチを開く。As previously mentioned, the algorithmic control logic circuit detects an overcurrent condition by a current sensor. +SW and -SW to open all switch elements as soon as detected. Contains a circuit for immediately switching the logic to logic 1. Overcurrent control signal 100 is detected by the current sensor and input to the logic control circuit through lead 523. is applied to the preset PA power of a pair of D-type flip-flops 524 and 525. It will be done. The D input of flip-flop 524 is connected to ground or isometrically η It is connected to the TTL voltage of the logic circuit representing O〃. flip flop 524 The Q output of the flip-flop 525 is connected to the D input of the flip-flop 525. The Q output of 5 is connected to lead 517, which is connected to the NAND gate 5 as previously described. 16 and 520. Normal operating condition Q output of lop 524 (free The D input of flip-flop 525 is logic -10 at its D input. Lee In response to each clock pulse on board 528, logic u is clocked from the D input of step 525 to its Q output, thereby Keep your power at logical level 1. When the current sensor detects an overcurrent condition, it immediately The Q output of flip-flop 524 (and the D input of flip-flop 525) is It is preset to ``1'' and the flip-flop block 525 is set to logic ``0''. lead Logic 10 on 517 immediately sets the +SW and -SW control signals to logic 1. , open all switches.
ＯＣの制御信号が論理１ｔ Ｑ ／／である間はリード５１７は論理ゝゝＯ”の ままである。ＯＣがその正常の論理ＸＸ１”状態に戻ると、リード５２８上の次 のクロックパルスの前縁で、フリップフロップ５２５のＤ入力の論理＼＼１ 〃 はその百出力（従ってリード５１７）を論理六〇〃に保つ。またフリップフロッ プ５２４のＤ入力における論理ＸＸＯ〃はそのＱ出力を論理ＳＳ Ｏ／／とする 。♂下−が論理Ｉ１１ ／／に戻ったあとの次のクロックパルスで、フリップフ ロップ５２５の論理ＳＳ、、 Ｑ ／ｌのＤ入力はそのＱ出力（リード５１７） を論理ゝゞ１〃の状態に戻す。従って、過電流遮断の完了のあと、２クロツクパ ルスの量子ＳＷと−ＳＷは開状態のままとなる。While the OC control signal is at logic 1tQ//, lead 517 is at logic “O”. It remains as it is. When the OC returns to its normal logic XX1” state, the next At the leading edge of the clock pulse, the logic \\1 of the D input of flip-flop 525 keeps its output (and thus lead 517) at logic 600. Also flip flop Logic XXO at the D input of step 524 makes its Q output logic SSO// . At the next clock pulse after ♂lower returns to logic I11 //, the flip-flop The D input of logic SS, Q/l of drop 525 is its Q output (lead 517) Return to the state of logic ゝゞゞ1〃. Therefore, after completion of overcurrent cutoff, two clock pulses are Ruth's quantum SW and -SW remain open.
第６図のブリッジスイッチの説明図を参照すれば、−４−ｓｖ（の制゛御信号は り−ド６０１を通して、内部ＬＥＤ６０２のカソードに接続されている。ＬＥＤ ６０２のアノードは、抵抗６０３を通して正の電圧６０４の電源に接続されてい る。７７層の制御信号は同様にリード６０５を通して内部ＬＥＤ６０６のカソー ドに接続され、ＬＥＤ６０６のアノードは抵抗６０７全通して正の電圧源６０８ に接続されている。Referring to the explanatory diagram of the bridge switch in Fig. 6, the control signal of -4-sv ( It is connected to the cathode of an internal LED 602 through a lead 601 . LED The anode of 602 is connected to a positive voltage 604 power supply through a resistor 603. Ru. The control signal for layer 77 is also passed through lead 605 to the cathode of internal LED 606. The anode of the LED 606 is connected to a positive voltage source 608 across the resistor 607. It is connected to the.
ブリッジスイッチは４個のスイッチ用部分回路６１１．６１２．６１３および６ １４から成っている。部分回路６１１および６１３はリード６１６によって正の 高電圧源十Ｖｓに接続されており、一部分回路６１２と６１４はリード６１８に よって同一の高電圧源の負側の戻り−ｖＳに接続されている。部分回路６１１と ６１４はリード６２０によって相互接続され、部分回路６１２と〔１３はリード ６２２によって相互接続されている。ブリッジスイッチの出力電圧Ｅ、２は、そ れぞれ出力ツードロ１９および６２１の電圧差に等しい。The bridge switch has four switch subcircuits 611, 612, 613 and 6 It consists of 14. Subcircuits 611 and 613 are connected to positive by lead 616. connected to a high voltage source 10 Vs, with partial circuits 612 and 614 connected to lead 618. It is therefore connected to the negative return -vS of the same high voltage source. Partial circuit 611 and 614 is interconnected by a lead 620, and the partial circuit 612 and [13 are leads 622. The output voltage E,2 of the bridge switch is Equal to the voltage difference between outputs 19 and 621, respectively.
スイッチング用の部分回路６１１と６１２が共通に閉じているときには、直接の 経路が正の電源＋ｖＳ と出力ツードロ１９の間および負の戻り−Ｖｓ と出力 ）゛−ドロ２１の間に設定される。スイッチＥ１２の出力は従って高電圧電源＋ Ｖｓに等しい。同様に、スイッチング用部分回路６１３と６１４が共に閉じれば 、負の戻り−ｖＳと出力ツードロ１９の間および正の電源十ＶＳと出力ツードロ ２１の間に直接の経路が設定される。従ってスイッチＥＩ２の出力は−ｖＳに等 しい。When the switching subcircuits 611 and 612 are commonly closed, the direct The path is between the positive power supply +vS and the output to the output 19 and the negative return -Vs and the output ) - is set between 21 and 21. The output of switch E12 is therefore high voltage power supply + Equal to Vs. Similarly, if switching partial circuits 613 and 614 are closed together, , between the negative return −vS and the output two-drop 19 and the positive return −vs and the output two-drop A direct route is established between 21 and 21. Therefore the output of switch EI2 is equal to -vS Yes.
スイッチング用部分回路６１１と６１３は同等であり、スイッチング用部分回路 ６１２と６１４も同等であり、部分回路６１２と６１４は部分回路６１１および ６１３とは相補的になっている。部分回路６ｊ１は標準のダーリントン対の構成 になったＰｎＰ トランジスタ６３５と６３６を含み、トランジスタ６３５０ベ ースはトランジスタ６３６のエミッタに接続され、両方のトランジスタのコレク タは相互に接続されている。トランジスタ６３５のエミッタはバリスタ６３７全 通して正の電源＋ｖＳに接続されている。抵抗６３８はトランジスタ６３５０ベ ースと＋ｖＳ の間に接続されている。ｎｐｎ トランジスタ６４０のコレクタ はまた＋ｖＳに接続されておシ、トランジスタ６４００ベースはトランジスタ６ ３６０ベースに接続されておシ、また抵抗６４１を通して＋ｖＳに接続されてい る。トランジスタ６４０のエミツ、夕はトランジスタ６３５０ベースとトランジ スタ６３６のエミッタに接続されている。ダイオード６３９は電源十Ｖ、とトラ ンジスタ６３５および６３６のコレクタの間に接続されている。The switching partial circuits 611 and 613 are equivalent, and the switching partial circuits 611 and 613 are equivalent. 612 and 614 are also equivalent, and partial circuits 612 and 614 are similar to partial circuits 611 and 614. It is complementary to 613. The partial circuit 6j1 has a standard Darlington pair configuration. Includes PnP transistors 635 and 636, transistor 6350 base is connected to the emitter of transistor 636 and the collectors of both transistors. data are interconnected. The emitter of the transistor 635 is connected to the varistor 637. is connected to the positive power supply +vS through. Resistor 638 is connected to transistor 6350 connected between the ground and +vS. Collector of npn transistor 640 is also connected to +vS, and the base of transistor 6400 is connected to +vS. 360 base and connected to +vS through resistor 641. Ru. Emitsu of transistor 640, transistor 6350 base and transistor It is connected to the emitter of star 636. Diode 639 has a power supply of 10V and a is connected between the collectors of resistors 635 and 636.
部分回路６１２ではトランジスタ６４６のベースがトランジスタ６４５のエミッ タに接続されており、コレクタが相互に接続されている標準のダーリントン対の 構成として形成されている。トランジスタ６４６のエミッタはバリスタ６５５全 通して負の戻り−Ｖｓに接続されて！−１名。抵抗６５１はトランジスタ６４６ のベースと−Ｖｓ の間に接続されている。ｐｎｐ トランジスタ６４７のコレ クタは−Ｖｓに接続されておシ、トランジスタ６４７のエミッタはトランジスタ ６４６のベースとトランジスタ６４５のエミッタに接続きれている。トランジス タ６４５０ベースとトランジスタ６４γのベースは抵抗６５０を通して−Ｖｓに 接続されている。ダイオード６４９は戻り−Ｖｓとトランジスタ６４５および６ ４６のコレクタの間に接続されている。In subcircuit 612, the base of transistor 646 is connected to the emitter of transistor 645. of a standard Darlington pair with the collectors connected to each other and the collectors connected to each other. It is formed as a composition. The emitter of the transistor 646 is connected to the varistor 655. The negative return through - is connected to Vs! -1 person. Resistor 651 is transistor 646 is connected between the base of and -Vs. This is pnp transistor 647 The emitter of transistor 647 is connected to -Vs, and the emitter of transistor 647 is connected to -Vs. It is connected to the base of transistor 646 and the emitter of transistor 645. transis The base of transistor 6450 and the base of transistor 64γ are connected to -Vs through resistor 650. It is connected. Diode 649 returns -Vs and transistors 645 and 6 It is connected between 46 collectors.
スイッチング用部分回路６１１と６１２はり−ド６０１上の＋ＳＷの制御信号の 論理状態に応動して共通に開閉される。スイッチング用部分回路６１３と６１４ はリード６０５上の−ＳＷの制御信号の論理状態に応動して共通に開閉される。Switching partial circuits 611 and 612 of +SW control signal on beam board 601 Commonly opened and closed in response to logic state. Switching partial circuits 613 and 614 are commonly opened and closed in response to the logic state of the -SW control signal on lead 605.
ダイオード６０２とフォトトランジスタ６２３は一体として第１の光アイソレー タを形成し、ダイオード６０６とフォトトランジスタ６２８は第２の光アイソレ ータを形成する。フォトトランジスタ６２３と６２８のコレクタは共通してノー ド６３０にまた抵抗６２５全通して電源十Ｖｓに接続されている。フォトトラン ジスタ６２３のベースは抵抗６２４を通してノード６３１に接続されており、こ れはまた抵抗６２９全通してフォトトランジスタ６２８のベースに接続されてい る。ノード６３１は負の戻り−Ｖｓ に接続されている。抵抗６３２はフォトト ランジスタ６２３のエミッタをノード６３１に接続し、抵抗６５２はフォトトラ ンジスタ６２８のエミッタをノード６３１に接続する。ツェナダイオ−、ドロ２ ６とコンデンサ６２７はノード６３０とノード６３１の間に並列に接続されてい る。十Ｖｓと−Ｖｓ ０間に接続されている抵抗６２５、コンデンサ６２７およ びツェナダイオード６２６はフォトトランジスタ６２３と６２８の低電圧バイア スとなる。フォトトランジスタ６２３のエミッタはトランジスタ６３３０ベース に接続されている。トランジスタ６３３のコレクタは部分回路６１１のトランジ スタ６３６０ベースに接続されており、トランジスタ６３３のエミッタは抵抗６ ３４を通して部分回路６１２のトランジスタ６４５のベースに接続されている。The diode 602 and the phototransistor 623 are integrated into the first optical isolator. diode 606 and phototransistor 628 form a second opto-isolator. form data. The collectors of phototransistors 623 and 628 are connected to a common node. The resistor 625 is also connected to the power supply voltage 630 through the entire resistor 625. phototran The base of resistor 623 is connected to node 631 through resistor 624; This is also connected to the base of the phototransistor 628 through the resistor 629. Ru. Node 631 is connected to negative return -Vs. The resistor 632 is a photo resistor. The emitter of transistor 623 is connected to node 631, and resistor 652 is connected to phototransistor 631. The emitter of resistor 628 is connected to node 631. Zenadaio, Doro 2 6 and capacitor 627 are connected in parallel between nodes 630 and 631. Ru. Resistor 625, capacitor 627 and and zener diode 626 provide low voltage vias for phototransistors 623 and 628. It becomes The emitter of phototransistor 623 is the base of transistor 6330 It is connected to the. The collector of the transistor 633 is the transistor of the partial circuit 611. The emitter of transistor 633 is connected to the resistor 6360 base. 34 to the base of the transistor 645 of the subcircuit 612.
フォトトランジスタ６２８のエミッタはトランジスタ６５３０ベースに接続され ている。トランジスタ６５３のコレクタは部分回路６１３に接続すれ、トランジ スタ６５３のエミッタは抵抗６５４全通して部分回路６１４に接続されている。The emitter of phototransistor 628 is connected to the base of transistor 6530. ing. The collector of transistor 653 is connected to partial circuit 613, and the transistor The emitter of star 653 is connected to partial circuit 614 through resistor 654 .
＋ＳＷと−ＳＷの制御信号が論理９１〃であり、リード６０１と６０５が正の電 位にあるときには、ＬＥＤ６０２と６０６を電流が流れることはなく、フォトト ランジスタ６２３と６２８はオフのままである。抵抗６２４と６２９は漏れ電流 がフォトトランジスタ６２３と６２８をオンにすることをそれぞれ禁止する。抵 抗６３２と６５２はフォトトランジスタ６２３と６２８からの漏れ電流がそれぞ れトランジスタ６３３と６５３をオンにするのを防止する。トランジスタ６３３ がオフであれば、部分回路６１１の中のトランジスタ６３５．６８゛６および６ ４０はオフ状態に保たれる。抵抗６３８はトランジスタ６３６からの漏洩電流が トランジスタ６３５をオンにするのを防止する。同様にトランジスタ６３３がオ フであれば、部分回路６１２中のトランジスタ６４５．６４６および６４７はオ フとなり、抵抗６５１はトランジスタ６４５からの漏洩電流がトランジスタ６４ ６をオンにするのを防止する。トランジスタ６５３がオフであれば、部分回路６ １３と６１４のすべてのトランジスタは同様にオフとなる。すべてのトランジス タがオフになれば、出力６１９．６２１とＶｓ。+SW and -SW control signals are logic 91, and leads 601 and 605 are positive voltages. When the LEDs 602 and 606 are in the Transistors 623 and 628 remain off. Resistors 624 and 629 are leakage current inhibits turning on phototransistors 623 and 628, respectively. resistance The resistors 632 and 652 are connected to the leakage currents from the phototransistors 623 and 628, respectively. This prevents transistors 633 and 653 from turning on. transistor 633 is off, transistors 635.68'6 and 6 in subcircuit 611 40 is kept off. Resistor 638 resists leakage current from transistor 636. Preventing transistor 635 from turning on. Similarly, transistor 633 is turned on. If off, transistors 645, 646 and 647 in subcircuit 612 are off. The leakage current from the transistor 645 is turned off and the resistor 651 6 from turning on. If transistor 653 is off, partial circuit 6 All transistors 13 and 614 are turned off as well. all transis When the controller is turned off, the outputs 619.621 and Vs.
−ＶｓＯ間の経路は形成されず、出力電圧Ｅ１２は０になる。A path between -VsO is not formed, and the output voltage E12 becomes zero.
＋ｓｗの制御信号が論理％ ０／／にスイッチしたとき、リード６０１上の電圧 は電源６０４の電圧以下となり、電流はＬＥＤ６０２を流れる。ＬＥＤ６０２に よって発射された光はフォトトランジスタ６２３によって検出され、これをオン とする。ツェナダイオード６２６０両端におけるノード６３０の電圧はこれによ ってトランジスタ６３３のベースに現われ、そのベースエミッタ接合を順バイア スしてこれをオンとする。部分回路６１１のトランジスタ６３５と６３５および 部分回路６１２のトランジスタ６４５と６４６もまたこのようにしてオンとなる 。これによってバリスタ６３γとトランジスタ６３５のコレクターエミツタ路を 通して＋Ｖｓと出力６１９の間に第１の電流路が設定され、バリスタ６５４とト ランジスタ６４６のコレクターエミツタ路を通して−Ｖｓと出力６２１０間に第 ２の電流路が設定される。このときには出力電圧ＥＩ２は正の電流電圧＋Ｖｓに 等しい。When the +sw control signal switches to logic %0//, the voltage on lead 601 becomes less than the voltage of power supply 604 and current flows through LED 602. to LED602 Therefore, the emitted light is detected by the phototransistor 623, which turns it on. shall be. This causes the voltage at node 630 across Zener diode 6260 to be appears at the base of transistor 633, forward-biasing its base-emitter junction. to turn it on. Transistors 635 and 635 of partial circuit 611 and Transistors 645 and 646 of subcircuit 612 are also turned on in this manner. . This allows the collector-emitter path of the varistor 63γ and the transistor 635 to be A first current path is established between +Vs and the output 619 through the varistor 654 and the output 619. A line is connected between -Vs and output 6210 through the collector-emitter path of transistor 646. Two current paths are set. At this time, the output voltage EI2 becomes the positive current voltage +Vs. equal.
＋ＳＷの制御信号が論理１１“の状態に戻ったときには、ダイオード６０２の電 流は停止し、フォトトランジスタ６２３とトランジスタ６３３はオフとなる。し かし、蓄積効果のために、トランジスタ６３５と６３６はただちにオフにはなら ない。トランジスタ６４０、抵抗６４１およびバリスタ６３７は相互作用してト ランシフ。When the +SW control signal returns to the logic 11" state, the voltage of the diode 602 The current stops and phototransistor 623 and transistor 633 are turned off. death However, due to cumulative effects, transistors 635 and 636 do not turn off immediately. do not have. Transistor 640, resistor 641 and varistor 637 interact to Ransif.
６３５のベースは＋Ｖｓ 以下の電圧に保たれ、これはバリスタ６３７とトラン ジスタ６３５のベースエミッタ電圧特性によって決定される。トランジスタ６３ ３がオフになったとき、抵抗６４１はトランジスタ６４０のベースを＋Ｖｓに引 き上げる。これによってトランジスタ６３６はオフになる。それまでオフであっ たトランジスタ６４０はエミッタフォロワとして強く導通し、トランジスタ６３ ５０ベースを＋ｖＳマイナスこのトランジスタ６４０ベース・エミッタ電圧に強 制的にする。これによしてトランジスタ６３５は迅速にオフとなる。同様にトラ ンジスタ６４７、抵抗６５０およびバリスタ６５４はトランジスタ６４５と６４ ６と迅速な遮断を助ける。The base of 635 is kept at a voltage below +Vs, which is connected to varistor 637 and transformer. It is determined by the base-emitter voltage characteristics of resistor 635. transistor 63 3 is turned off, resistor 641 pulls the base of transistor 640 to +Vs. Raise it up. This turns transistor 636 off. It was off until then. Transistor 640 conducts strongly as an emitter follower, and transistor 63 50 base to +vS minus this transistor 640 base-emitter voltage Make it legal. This quickly turns off transistor 635. Similarly, the tiger transistor 647, resistor 650 and varistor 654 are connected to transistors 645 and 64. 6 and aids in quick shutoff.
トランジスタ６３５と６４６がオフになったとき、デルタ変調電力増幅器の出力 フィルタにはインダクタによってフライバ・ツク電流が発生する。フライバック 電流の電流路は出力ツードロ１９からダイオード６３９を通して電源＋ｖＳに与 えられ、出力ツードロ２１からダイオード６４９を通して戻り−Ｖｓに与えられ る。When transistors 635 and 646 are turned off, the output of the delta modulated power amplifier A flyover current is generated in the filter by the inductor. flyback The current path is from the output 2-channel 19 to the power supply +vS through the diode 639. is given to the return −Vs from the output two-way 21 through the diode 649. Ru.
フォトトランジスタ６２８、トランジスタ６５３およびスイッチング用部分回路 ６１３と６１４は、−ＳＷの制御信号上の論理”１ “と論理ゝｌＯ“に応動じ て上述した回路と同様に動作する。Phototransistor 628, transistor 653 and switching partial circuit 613 and 614 respond to the logic “1” and logic “IO” on the -SW control signal. The circuit operates similarly to the circuit described above.
第７図の出力フィルタフィードパック積分器および過電流センサの説明図を参照 すれば、ブリッジスイッチの出力はリード７０１および１０２を通してフィルタ 回路に結合される。フィルタの出力は平衡インダクタ７０３とコンデンサ７０４ を含んでいる。第１近似として、フィルタはブリッジスイッチの出力におけるデ ィジタル信号を積分し、また信号から高周波成分をＦ波するように動作する。こ の結果としてリード１０５と接地リード７０６の間の出力信号Ｅｏｕｔはデルタ 変調電力増幅器の入力に与えられた規準リンギング信号の平滑化された連続的な 増幅された写しである。Refer to the illustration of the output filter feed pack integrator and overcurrent sensor in Figure 7. The output of the bridge switch is then filtered through leads 701 and 102. coupled to the circuit. The output of the filter is balanced inductor 703 and capacitor 704 Contains. As a first approximation, the filter It operates to integrate digital signals and convert high frequency components into F-waves from the signals. child As a result of the output signal Eout between lead 105 and ground lead 706 is delta A smoothed continuous version of a reference ringing signal applied to the input of a modulating power amplifier. This is an amplified copy.
前述したように、フィードバック信号はブリッジスイッチの出力におけるディジ タル信号”１２とアナログ出力信号Ｅ ｏｕｔの両方から誘導される。ブリッジ スイッチのディジタル出力はコンデンサ７０７と抵抗７０８および７０９から成 る平衡積分器に与えられ、これがＥ１２を積分して、ピースワイヤリニアに再生 増幅された入力信号を形成する。フィードバック信号の第２の成分は増幅された アナログ出力信号Ｅ ｏｕ’ｔ から誘導される。その信号の一部は抵抗７１０ ．７１１おキびコンデンサ７０７から形成される積分器によって形成される積分 器によって積分される。前述したように、この信号成分は出力信号Ｅ ｏｕｔの 負荷調整を実現する。As mentioned earlier, the feedback signal is a digital signal at the output of the bridge switch. The bridge is derived from both the digital signal “12” and the analog output signal E out. The digital output of the switch consists of capacitor 707 and resistors 708 and 709. is fed to a balanced integrator, which integrates E12 and reproduces it as a piece wire linear Forming an amplified input signal. The second component of the feedback signal was amplified It is derived from the analog output signal E out't. Part of that signal is connected to the resistor 710 ．． The integral formed by the integrator formed from the 711 mill capacitor 707 integrated by the instrument. As mentioned above, this signal component is the output signal E out. Achieve load adjustment.
電流センサ回路はインダクタ７０３の電流路と直列になったバリスタ７１２を含 んでいる。抵抗７１３はバリスタの両端に接続されており、光アイソレータ７１ ４は、ノ 抵抗７１５と直列になって抵抗１１３０両端に接続されている。光アイソレータ ７１４は相互接続されたしＥＤ７１６ど７１７およびエミッタ接地の感光性トラ ンジスタ７１８を含んでいる。抵抗７１３０両端の電圧がいずれかのＬＥＤを通 る電流を生ずるのに充分なレベルに達すると、それから発した光がフォトトラン ジスタ７１８を飽和させ、コレクタのリード７１９を接地に向けて引く。リード ７・１９上のｏｃ＊１１ｍ１信号はアルゴリズム制御論理回路（第５図）中の過 電流論理回路に入力されている。従ってトランジスタ７１８のコレクタは接地に 向い、ＯＣ制御信号は論理ＬＳ Ｑ ＩＩとなり、前述したように、ブリッジス イッチ内のすべてのスイッチ素子はただちに開かれる。バリスタ７１２と抵抗７ １５はＬＥＤ７１６と７１７ｆ：通る最大の電流を制限し、これらの回路素子の 損傷を防止するようになっている。コンデンサ７２０はリード７１９と接地の間 に接続されており、出力フィルタからめ鍍音スパイクが第５図のアルゴリズム制 御論理回路中のフリップフロップ５２４および５２５のＰ入力をプリセットする ことを防止する。The current sensor circuit includes a varistor 712 in series with the current path of the inductor 703. I'm reading. A resistor 713 is connected to both ends of the varistor, and an optical isolator 71 4 is no It is connected in series with the resistor 715 and across the resistor 1130. optical isolator 714 is interconnected with ED716, 717 and emitter grounded photosensitive transistor. includes a register 718. The voltage across resistor 7130 passes through either LED. When the current reaches a sufficient level to generate a current resistor 718 and pull collector lead 719 toward ground. lead The oc*11m1 signal on 7.19 is an overload signal in the algorithm control logic circuit (Figure 5). The current is input to the logic circuit. Therefore, the collector of transistor 718 is grounded. In the opposite direction, the OC control signal becomes logic LS Q II, and as mentioned above, the bridge All switch elements in the switch are immediately opened. Varistor 712 and resistor 7 15 is for LEDs 716 and 717f: limits the maximum current through these circuit elements. Designed to prevent damage. Capacitor 720 is between lead 719 and ground The output filter is connected to the algorithm control shown in Figure 5. Preset the P inputs of flip-flops 524 and 525 in the control logic circuit. prevent this from happening.
デルタ変調電力増幅器について、以上リンギング信号発生器で使用するものとし て説明して来たが、同一のデルタ変調増幅器は直線電力増幅を必要とする多くの 他の応用の中で用途がある。Regarding delta modulation power amplifiers, the above shall be used with ringing signal generators. However, the same delta modulation amplifier can be used in many ways that require linear power amplification. It has uses among other applications.
上述した実施例は本発明の応用の原理を図示したものにすぎない。本発明の精神 と範囲を逸脱することなく、当業者は他の多くの実施例を工夫することができる 。The embodiments described above are merely illustrative of the principles of application of the invention. Spirit of the invention Many other embodiments can be devised by those skilled in the art without departing from the scope of the invention. .
ＦＩＧ ／ ヒ ＦＩＧ、７ 国際調査報告FIG/ Hi FIG.7 international search report
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