JPS6050071B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6050071B2 JPS6050071B2 JP53092905A JP9290578A JPS6050071B2 JP S6050071 B2 JPS6050071 B2 JP S6050071B2 JP 53092905 A JP53092905 A JP 53092905A JP 9290578 A JP9290578 A JP 9290578A JP S6050071 B2 JPS6050071 B2 JP S6050071B2
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- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明はＦＡＭＯＳとして知られているメモリセルに
関し、特に読み出し時に弱い書き込みが起つてしまう従
来の問題点を防止するものである。
関し、特に読み出し時に弱い書き込みが起つてしまう従
来の問題点を防止するものである。
第１図に２層ゲートＦＡＭＯＳメモリセルを、また第
２図にか）るメモリセルを用いた８×ＩＫビットのＦＡ
ＭＯＳＬＳＩメモリの構成を示す。 ます第１図におい
て、１はＰ−形シリコン（ｓｉ）より成る半導体基板、
２および３はＦＡＭＯＳメモ リセルのドレインおよび
ソースであり、いずれもＮ問題半導体領域によつて構成
され、４はポリシリコンより成るフローティングゲート
、５は例えばアルミニウム（Ａｌ）より成るコントロー
ルゲート、６はシリコン酸化膜等の絶縁膜であり、上記
半導体基板１、ゲート４、ゲート５間には絶縁膜６が介
在されている。さらに第２図において、７はメモリセル
群の列を選択するためのＹ−デコータであり、８はメモ
リセル群の行を選択するためのＸ−デコーダ、９は縦６
４行横１６列から成る１０２４個のメモリセルからなる
群であり、それが８群あり、したがつて全体で８１９２
個のメモリセルが実装されている。また１０はコントロ
ールゲートの信号を送るための制御入力端子、１１は上
記メモリセルの内容を読み出し、その出力を出力バッフ
ァに送るための出力端子、１２は上記ル列のメモリセル
のドレインに接続された１６＊のドレインライン、１３
は上記メモリセルのコントロールゲート５に接続された
６４本の信号ラインである。Ｊ ます、第１図に従つて
ＦＡＭＯＳメモリセルの動作機構を説明する。メモリセ
ルに情報が書き込まれている状態では、フローティング
ゲート４に電子が注入されており、正の読み出し制御信
号がコントロールゲート５に印加されてもトランジスタ
、はＯＮせずＯＦＦ状態が保つが、メモリセルに情報が
書き込まれていない状態、あるいは情報が消去されてい
る状態ではフローティングゲートには電子は注入されて
おらず中性であり、コントロールゲート５に読み出し制
御信号が加わればメモリセルトランジスタが０Ｎする。
このように動作するメモリセルを用いた８×１０２４ビ
ットの市販のＬＳＩメモリシステムではほとんど全て第
２図に示す構成をとつている。しかしながらこのような
従来のＬＳＩメモリシステムでは、６４本のコントロー
ルゲートへの信号ラインと、１６本のメモリセルドレイ
ンのラインとの交点に６４×托＝１０２４ビットのメモ
リセルが構成されており、コントロールゲートへの信号
は６本のアドレス信号により選択され（２３＝６４）、
メモリセルのドレインラインは４本のアドレス信号で選
択されている（７＝１６）からどうしてもコントロール
ゲートへの信号が、メモリセルドレインへの信号より遅
れて印加されることになる。
２図にか）るメモリセルを用いた８×ＩＫビットのＦＡ
ＭＯＳＬＳＩメモリの構成を示す。 ます第１図におい
て、１はＰ−形シリコン（ｓｉ）より成る半導体基板、
２および３はＦＡＭＯＳメモ リセルのドレインおよび
ソースであり、いずれもＮ問題半導体領域によつて構成
され、４はポリシリコンより成るフローティングゲート
、５は例えばアルミニウム（Ａｌ）より成るコントロー
ルゲート、６はシリコン酸化膜等の絶縁膜であり、上記
半導体基板１、ゲート４、ゲート５間には絶縁膜６が介
在されている。さらに第２図において、７はメモリセル
群の列を選択するためのＹ−デコータであり、８はメモ
リセル群の行を選択するためのＸ−デコーダ、９は縦６
４行横１６列から成る１０２４個のメモリセルからなる
群であり、それが８群あり、したがつて全体で８１９２
個のメモリセルが実装されている。また１０はコントロ
ールゲートの信号を送るための制御入力端子、１１は上
記メモリセルの内容を読み出し、その出力を出力バッフ
ァに送るための出力端子、１２は上記ル列のメモリセル
のドレインに接続された１６＊のドレインライン、１３
は上記メモリセルのコントロールゲート５に接続された
６４本の信号ラインである。Ｊ ます、第１図に従つて
ＦＡＭＯＳメモリセルの動作機構を説明する。メモリセ
ルに情報が書き込まれている状態では、フローティング
ゲート４に電子が注入されており、正の読み出し制御信
号がコントロールゲート５に印加されてもトランジスタ
、はＯＮせずＯＦＦ状態が保つが、メモリセルに情報が
書き込まれていない状態、あるいは情報が消去されてい
る状態ではフローティングゲートには電子は注入されて
おらず中性であり、コントロールゲート５に読み出し制
御信号が加わればメモリセルトランジスタが０Ｎする。
このように動作するメモリセルを用いた８×１０２４ビ
ットの市販のＬＳＩメモリシステムではほとんど全て第
２図に示す構成をとつている。しかしながらこのような
従来のＬＳＩメモリシステムでは、６４本のコントロー
ルゲートへの信号ラインと、１６本のメモリセルドレイ
ンのラインとの交点に６４×托＝１０２４ビットのメモ
リセルが構成されており、コントロールゲートへの信号
は６本のアドレス信号により選択され（２３＝６４）、
メモリセルのドレインラインは４本のアドレス信号で選
択されている（７＝１６）からどうしてもコントロール
ゲートへの信号が、メモリセルドレインへの信号より遅
れて印加されることになる。
このような遅れがあると、特に消去状態のメモリセルが
読み出された時に大きな問題が生ずる。すなわち第３図
に示すように、ドレイン２が正にバイアスされたいる状
態でコントロールゲート５に正のバイアスが入ることと
なるから、コントロールゲート５に正のバイアスが入る
と同時にＮ＋形のチャネル１４は電位の低いソース側か
らドレイン側へ伸びていき、空乏領域１５がある長さ以
下になると、空乏領域１５でアバランシエブレイクダウ
ンが発生し、ドレイン２からソース３へ電流が流れ出す
。
読み出された時に大きな問題が生ずる。すなわち第３図
に示すように、ドレイン２が正にバイアスされたいる状
態でコントロールゲート５に正のバイアスが入ることと
なるから、コントロールゲート５に正のバイアスが入る
と同時にＮ＋形のチャネル１４は電位の低いソース側か
らドレイン側へ伸びていき、空乏領域１５がある長さ以
下になると、空乏領域１５でアバランシエブレイクダウ
ンが発生し、ドレイン２からソース３へ電流が流れ出す
。
このときアバランシエブレイクダウンにより発生した熱
い電子の一部はフローティングゲートに注入され弱い書
き込みが起つて．しまい、それがメモリにおける誤動作
の原因となるのてある。本発明は、上述のような従来の
欠点を除去するためになされたものであり、上記の問題
がコントロールゲートへのバイヤス印加の遅れに起因す
る．ものであるとの認識に基づき、コントロールゲート
へのバイアスをドレインへのバイアスより早く印加する
ことにより、上述した弱い書き込みの発生を抑えるもの
てある。
い電子の一部はフローティングゲートに注入され弱い書
き込みが起つて．しまい、それがメモリにおける誤動作
の原因となるのてある。本発明は、上述のような従来の
欠点を除去するためになされたものであり、上記の問題
がコントロールゲートへのバイヤス印加の遅れに起因す
る．ものであるとの認識に基づき、コントロールゲート
へのバイアスをドレインへのバイアスより早く印加する
ことにより、上述した弱い書き込みの発生を抑えるもの
てある。
以下本発明をその実施例について詳細に説明す・る。
実施例１
まずデコーダ回路は一般には第４図に示すようになつて
おり、それは周知のものであるからここでは具体的説明
を省略するが、基本的にはトランジスタの直列接続で構
成されているので、アドレス信号の数が多い程多くのト
ランジスタを通して信号を出力する必要が生じ、遅延時
間が大きくなる。
おり、それは周知のものであるからここでは具体的説明
を省略するが、基本的にはトランジスタの直列接続で構
成されているので、アドレス信号の数が多い程多くのト
ランジスタを通して信号を出力する必要が生じ、遅延時
間が大きくなる。
したがつて本実施例においてはコントロールゲートへの
信号を４本のアドレス信号により選択し、メモリセルド
レインへの信号を６本のアドレス信号で選択するように
したものである。なお第４図において１６は信号源であ
る。） これを第２図を参照して説明すれば、まずコン
トロールゲートへの信号を４本のアドレス信号により選
択することに対応した信号ラインを７＝１６本とし、ま
た，一′モリセルのドレインへの信号を６本のアドレス
信号によつて選択することに対応し・て、１群のメモリ
セル９のドレインライン１２を７＝６４本とすればよい
。
信号を４本のアドレス信号により選択し、メモリセルド
レインへの信号を６本のアドレス信号で選択するように
したものである。なお第４図において１６は信号源であ
る。） これを第２図を参照して説明すれば、まずコン
トロールゲートへの信号を４本のアドレス信号により選
択することに対応した信号ラインを７＝１６本とし、ま
た，一′モリセルのドレインへの信号を６本のアドレス
信号によつて選択することに対応し・て、１群のメモリ
セル９のドレインライン１２を７＝６４本とすればよい
。
実施例 ■
メモリセルドレインラインへの信号を遅らせる簡単な方
法としては、ドレインラインを選択する“アドレスのバ
ッファ回路に遅延回路を設ければよく、その手段として
はバッファ回路のインバータの段数を増やせばよい。
法としては、ドレインラインを選択する“アドレスのバ
ッファ回路に遅延回路を設ければよく、その手段として
はバッファ回路のインバータの段数を増やせばよい。
すなわち基本的にはバッファ回路は数段のインバータで
構成されているため、増えた段数分だけ遅延時間が生じ
、ドレインラインへの信号が遅れる。さらに他の手段と
しては、コントロールゲートが選択されたことを検出し
、その検出出力によつて、ドレインライン選択を許すよ
うにしてもよい。
構成されているため、増えた段数分だけ遅延時間が生じ
、ドレインラインへの信号が遅れる。さらに他の手段と
しては、コントロールゲートが選択されたことを検出し
、その検出出力によつて、ドレインライン選択を許すよ
うにしてもよい。
以上説明したような本発明においては消去状態のメモリ
セルが読み出された時について考えてみると第５図のよ
うになる。
セルが読み出された時について考えてみると第５図のよ
うになる。
すなわちドレインより早くコントロールゲート５に正の
バイアスを印加するので、ドレイン２−ソース３間に均
一にチャネルが形成される。この状態で、ドレイン側に
正のバイアスが入つてくるのであるが、チャネルが既に
形成されているため、ドレインの電位は瞬時にしてほＳ
゛ソース電位と同じ電位に落ちてしまう。したがつて熱
い電子は発生しないから弱い書き込みは発生せす、した
がつてメモリが誤動作することがなくなる。以上本発明
をいくつかの実施例について説明したが、本発明は上記
実施例に限定されるものてはなく、例えばＰチャネル形
のＦＡＭＯＳメモリセル等にも実施し得ることはいうま
でもない。
バイアスを印加するので、ドレイン２−ソース３間に均
一にチャネルが形成される。この状態で、ドレイン側に
正のバイアスが入つてくるのであるが、チャネルが既に
形成されているため、ドレインの電位は瞬時にしてほＳ
゛ソース電位と同じ電位に落ちてしまう。したがつて熱
い電子は発生しないから弱い書き込みは発生せす、した
がつてメモリが誤動作することがなくなる。以上本発明
をいくつかの実施例について説明したが、本発明は上記
実施例に限定されるものてはなく、例えばＰチャネル形
のＦＡＭＯＳメモリセル等にも実施し得ることはいうま
でもない。
第１図は２層ゲートＮ形チャネルＦＡＭＯＳメモリセル
の構造を示す断面図ａおよびその等価図ｂ１第２図は第
１図に示したようなＦＡＭＯＳメモリセルを用いた？Ｉ
メモリのシステム構成図、第３図は従来のメモリシステ
ムにおけるＦＡＭＯＳメモリセルの読み出し時の状態を
示す断面図、第４図は周知のデコーダ回路の例を示す回
路図、第５図は本発明におけるＦＡＭＯＳメモリセルの
読み出し時の状態を示す断面図てある。 １・・・・・シリコン基板、２・・・・・・ＦＡＭＯＳ
メモリセルのドレイン、３・・・・・・ＦＡＭＯＳメモ
リセルのソース、４・・・・・・フローティングゲート
、５・・・・・・コントロールゲート、６・・・・・酸
化膜、７・・・・・・Ｙ−デコーダ、８・・・・・・Ｘ
−デコーダ、９・・・・・・１Ｋビットメモリセル、１
０・・・・・・コントロールゲート制御の入力端子、１
１・・・・・・出力バッファに入る出力端子、１２・・
・・・・１６本のメモリセルドレインのライン、１３・
・６４本のコントロールゲートへの信号ライン、１４・
・・・・・Ｎ＋反転したチャネル部分、１５・・・・・
・空乏領域、１６・・・・・・信号源。
の構造を示す断面図ａおよびその等価図ｂ１第２図は第
１図に示したようなＦＡＭＯＳメモリセルを用いた？Ｉ
メモリのシステム構成図、第３図は従来のメモリシステ
ムにおけるＦＡＭＯＳメモリセルの読み出し時の状態を
示す断面図、第４図は周知のデコーダ回路の例を示す回
路図、第５図は本発明におけるＦＡＭＯＳメモリセルの
読み出し時の状態を示す断面図てある。 １・・・・・シリコン基板、２・・・・・・ＦＡＭＯＳ
メモリセルのドレイン、３・・・・・・ＦＡＭＯＳメモ
リセルのソース、４・・・・・・フローティングゲート
、５・・・・・・コントロールゲート、６・・・・・酸
化膜、７・・・・・・Ｙ−デコーダ、８・・・・・・Ｘ
−デコーダ、９・・・・・・１Ｋビットメモリセル、１
０・・・・・・コントロールゲート制御の入力端子、１
１・・・・・・出力バッファに入る出力端子、１２・・
・・・・１６本のメモリセルドレインのライン、１３・
・６４本のコントロールゲートへの信号ライン、１４・
・・・・・Ｎ＋反転したチャネル部分、１５・・・・・
・空乏領域、１６・・・・・・信号源。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体表面部に、第２導電形のソース
、ドレインを形成し、その間の半導体表面に絶縁膜を介
したフローティングゲートを、さらにその上に絶縁膜を
介してコントロールゲートを介在して成る半導体メモリ
セルを複数有する半導体メモリ装置において、ある１つ
のメモリセルをアクセスした時に、メモリセルの上記ド
レインにバイアスが印加される前に上記コントロールゲ
ートにバイアスを印加するように構成した成ることを特
徴とする半導体メモリ装置。 ２ コントロールゲートを選択するアドレス信号の数を
ドレイン選択アドレス信号の数より少なくし、それによ
つて、ドレインにバイアスが印加される前に上記コント
ロールゲートにバイアスが印加されるように構成したこ
とを特徴とする特許請求の範囲第１項記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53092905A JPS6050071B2 (ja) | 1978-07-28 | 1978-07-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53092905A JPS6050071B2 (ja) | 1978-07-28 | 1978-07-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5519867A JPS5519867A (en) | 1980-02-12 |
| JPS6050071B2 true JPS6050071B2 (ja) | 1985-11-06 |
Family
ID=14067488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53092905A Expired JPS6050071B2 (ja) | 1978-07-28 | 1978-07-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050071B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH663402A5 (de) * | 1981-12-04 | 1987-12-15 | Loepfe Ag Geb | Verfahren zum bestimmen der auf eine kreuzspule mit reibantrieb durch eine nutentrommel aufgewickelten garnlaenge. |
| US5761127A (en) * | 1991-11-20 | 1998-06-02 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
-
1978
- 1978-07-28 JP JP53092905A patent/JPS6050071B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5519867A (en) | 1980-02-12 |
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