JPS604494B2 - キヤツシユ記憶システム - Google Patents

Description

【発明の詳細な説明】 開示の概要 仮想記憶システムにおけるキャッシュ記憶のシノニム（
ｓ叩ｏｎｙｍ）検出及び処理機構が開示される。

キャッシュ・アドレス・ビットのうち要求論理アドレス
の変換可能部分から取られた仮想アドレス・ビットの数
をＮとすると、ディレクトリは２Ｎグループのコングル
ェンス・クラス（単にクラスとも呼ばれる）へ分割され
る。一方、キャッシュ・アドレス・ビットのうち要求論
理アドレスの変換不能部分から取られた実アドレス・ビ
ットは、それぞれ異なるグループにある２Ｎ個のクラス
を同時にアクセスするために使用される。これらのクラ
スのェントリは、変換索引緩衝機構（ＤＬＡＴ）に保持
された変換済みの１以上の絶対アドレスと同時に比較さ
れる。ＤＬＡＴから供給される絶対アドレスの１つにつ
いて各クラス・ェントリごとに１つずつ生ぜられる比較
信号は、シノニム判断論理へ供給される。このシノニム
判断論理はすべての前記比較信号を同時に解釈し、キャ
ッシュ記憶中で当該要求に対する基本（ｐｒｉｎｃｉｐ
ｌｅ）ヒット、シノニム・ヒット又はミスが生じたか否
かを検出する。

もしシノニム・ヒットが検出されたならば、キャッシュ
記憶のシノニム・クラス位置に置かれたデータを選択す
るためにグループ識別子（ＧＩＤ）ビットが発生される
。これらのＧＩＤビットは、シノニム・キャッシュ。ア
ドレスを発生して所定のシノニム・クラスを位置付ける
ために、キャッシュ・アドレス・ビット中の仮想ビット
の代わりに使用される。セット・アソシアティブ形キャ
ッシュ記憶については、キャッシュ記憶をアドレスする
ためにセット識別子（Ｓｍ）ビットもこれと同時に発生
される。発明の背景本発明はディジタル計算機のメモリ
制御に係り、更に詳細に説明すれば仮想記憶システムに
おけるキャッシュ記憶のシノニム（ｓ叩ｏｎｙｍ）検出
及び処理機構に係る。

記憶階層を備えたデータ処理システムでは、主記憶中の
選択されたデータ・ライン（データ・ブロック）をキャ
ッシュ記憶へ格納することにより、プロセッサがこのデ
ータ・ラインを高速アクセスすることができるようにし
ている。

プロセッサが新しいデータを要求する場合、まずこのデ
ータがキャッシュ記憶で利用できるか否かが決定され、
もしそうであれば、このデータが遠かにプロセッサへ供
給される。もしこのデータがキャッシュ記憶で利用でき
なければ、これは長い時間をかけて主記憶から検索され
ねばならない。最近のシステムで利用されているキャッ
シュ記憶は、一般にセット・アソシァティブ技法に基い
ている。

即ち、要求元であるプロセッサは、複数のェントリ（セ
ットと呼ばれる）を有するディレクトリのスロット（コ
ングルェンス・クラス又は単にクラスと呼ばれる）を直
接的にアドレスし、そしてこのクラスにおけるすべての
セットを並列的に且つ連想的に探索することにより、要
求アドレスに一致するアドレスを有するセット・アソシ
アティブ形キャッシュ記憶は、主記憶の任意のデータ・
ラインをキャッシュ記憶の任意の位置へマップしうる完
全ァソシアティプ形キャッシュ記憶と、主記憶の各デー
タ・ラインをキャッシュ記憶の唯一の位置にだけマップ
しうる直接マッピング形キャッシュ記憶との妥協の産物
である。完全ァソシァティプ形キャッシュ記憶は、ディ
レクトリの探索時間が比較的長く、しかも複雑な置換機
構を必要とするという欠点を有する。一方、直接マッピ
ング形キャッシュ記憶は、実現に要するハードウェアが
最も簡単であるという利点を有するけれども、諸ェント
リの重ね書きが増大するためにその性能は他の２方式に
比較して最も低い。セット・アソシアティブ形キャッシ
ュ記憶のサイズが増大すると、｛１）キャッシュ記憶を
アクセスするために使用されるアドレス範囲が増大する
か、（２｝セット・アソシアティビティの度合が増大す
るか、又はｔ３’セット・アソシアテイビテイ及びアド
レス範囲の両方が増大することになる。しかし、セット
・アソシアティピティが増大すると、アドレスされたク
ラス中のすべてのセットを調べるために余分な時間又は
余分なハードウェアを必要とする。また、ディレクトリ
に利用することがさる集積回路の実装技術からすると、
セット・アソシアティビティを実質的に増大させること
は得策ではない。従って、コストの制約を考慮すると、
デイレクトリ・アドレス（キャッシュ・アドレスと同義
、以下同様）の範囲、即ちクラスの数を増大させること
が望ましい。しかし、ディレクトリのクラスの数が増大
すると、要求論理アドレスから取られるディレクトリ・
アドレスを、該論理アドレスの変換不能フィールド（Ｄ
フィールド）を超えて変換可能フィールド（ＰＸフィー
ルド）まで拡張しなければならなくなる。所謂キャッシ
ュ・シノニムの問題は、このようにディレクトリ・アド
レスが論理アドレスの変換可能フィールドからのビット
を使用する場合に生ずる。即ち、キャッシュ・シノニム
は、論理アドレスによって要求されたデータが、この要
求によってアドレスされたクラスとは異なるクラスで利
用することができるような場合に存在するのである。キ
ャッシュ・シノニムを惹起する原因には、例えば、｛１
｝同じデー外こ対する諸要求が論理アドレス及び絶対ア
ドレスの間でスイッチする場合、又は■或るユーザが所
与の論理アドレスで所与のデータ・ラインをアドレスし
ているときに、他のユーザがキャッシュ記憶中の異なる
クラスを位置付けるような異なる論理アドレスで同じデ
ータ・ラインをアドレスする場合、がある。米国特許第
３７２３９７６号は、多重処理システムの環境で論理ア
ドレス及び絶対アドレスの両方で以てアクセスされる記
憶システムを開示する。

各プロセッサはそれぞれ専用のキャッシュ記憶を備え、
また変更されたデータのコピーを保持する手段がキャッ
シュ記憶に関連して設けられる。このキャッシュ記憶の
内容は、論理アドレス又は絶対アドレスのいずれによっ
てもアクセスすることができる。変換索引緩衝機構（以
下「ＤＬＡＴ」と略す）は変換された論理アドレスを保
持し、キャッシュ取出ディレクトリはキャッシュ記憶中
のデータのトラックを維持する。このキャッシュ取出デ
ィレクトリのェントリは、要求アドレスの変換可能部分
及び変換不能部分の両方から取られたビットによってア
ドレスされる。所与のデータを最後にアクセスしたのが
論理アドレス又は絶対アドレスのどちらであるかに応じ
て、該データは複数のキャッシュ記憶位置（即ち、基本
位置及びシノニム位置）のうち任意の位置へ記入されう
るが、該データの唯一のコピーをキャッシュ記憶中に維
持するための手段が設けられる。このキャッシュ記憶の
ヒット／ミス検出機構は、取出中の新しいデータ・ライ
ンについて相互索引が確立されたとき、キャッシュ記憶
中の或るデータ・ラインのインデックス・ポインタを無
効にするように構成されている。かくて、これらのデー
タ・ラインは無効とマークされ、そしてもし変更されて
いるならば、主記憶への吐出（ｃａｓＰｕｔ）の対象と
なる。シノニム・ェントリはミスを生ぜしめるので、無
効化され且つ必要に応じて吐出される。もし或るシノニ
ム・ェントリが現要求の目標であれば、そのミスに応じ
て該ェントリが主記憶から再び取出され、そしてディレ
クトリ中の現にアドレスされている基本（ｐｒｉｎｃｉ
ｐｌｅ）クラスへ書房される。この結果、シノニム・ェ
ントリは相当なアクセス時間を犠牲にして基本クラスへ
移動される。前記米国特許第３７２３９７６号に記載さ
れたキャッシュ記憶のヒット／ミス検出機構は、要求さ
れたデータがキャッシュ記憶に見出されないようなキャ
ッシュ・ミス（以下「ミス」と略す）と、要求されたデ
ータがキャッシュ記憶の他の位置に見出されるようなシ
ノニム・キャッシュ・ヒット（以下「シノニム・ヒット
」と略す）とを区別していない。この点に関連して、デ
ィレクトリのコピーを設け、このコピー・ディレクトリ
でシノニム・ヒットを検出することが提案された。この
提案は、シノニム・ヒットをディレクトリ中のミスとし
て処理しようとするものである。コピー・ディレクトリ
中のシノニム・ヒットの検出は、ディレクトリでミスが
検出されてから１機械サイクル（以下「サイクル」と略
す）以上後に開始する。コピー・ディレクトリでは、シ
ノニム・ェントリを保持しうる各クラスを直列にアクセ
スするために追加のサイクルが取られるので、例えばシ
ノニム・ライン・アドレスを保持しうる３クラスを検査
するために追加の３サイクルが必要となる。このような
コピー・ディレクトリは、他の目的、例えば他のプロセ
ッサによる要求の相互照会を行うためにも使用すること
ができる。米国特許第３７６１８８１号は、主記憶及び
キャッシュ記憶の双方が絶対アドレスでアクセスされる
仮想記憶方式を開示する。

最新の論理−絶対アドレス変換対はＤＬＡＴに保持され
る。ディレクトリは、絶対アドレスを使用してキャッシ
ュ記憶中のデータを表わす。プロセッサから供給される
各論理アドレスは、ＤＬＡＴ中の所与のクラス及びディ
レクトリ中の所与のクラスをアクセスする。ＤＬＡＴ中
の前記クラスに記憶されている論理アドレスは、プロセ
ッサから供給される論理アドレスと比較される。またＤ
ＬＡＴ中の前記クラスに記憶されている絶対アドレスは
、ディレクトリ中の前記クラスに記憶されている絶対ア
ドレスの各々とも比較される。もし論理及び絶対アドレ
スが両者ともに等しければ、キャッシュ記憶中の対応す
る位置から要求データがアクセスされる。米国特許第４
１３６３８５号は、共通セグメントのＤＬＡＴシノニム
を処理する制御手段を開示する。

（ＤＬＡＴシノニムの問題はキャッシュ・シノニムの問
題とは無関係である。）この制御手段は、所与の共通ペ
ージが複数のアドレス空間で同一の論理アドレスを有す
るような多重仮想記憶方式について使用されるものであ
る。この制御手段は、共通ページのアドレスを保持する
各ＤＬＡＴェントリに共通指示子を設定し、該ェントリ
を任意の特定アドレス空間と対応づけることを防止する
ことにより、共通ページに対する複数のェントリをＤＬ
ＡＴに置かないようにしている。刊行物であるＩＢＭ
Ｍａｉｎｔｅ順ｎｃｅ Ｌｉｂｒａｒｙ、“３０３３
Ｐｒｏｃｅｓｓｏｒ Ｃｏｍｐｌｅｘ 、 Ｔｈｅｏｒ
ｙ ｏｆＯｐｅｒａｔｉｏｎ ／ Ｄｉａ餅ａｍ Ｍａ
ｎ雌１ ” Ｖｏｌ．４ 、Ｐｒｏｃｅｓｓｏｒ Ｓｔ
ｏｒａｇｅ Ｃｏｎｔｒｏｌ Ｆ肌Ｃｔｉｏｎ〈ＰＳＣ
Ｆ）ａｎｄ Ｐｒｏｃｅｓｓｏｒ Ｓｔｏｒａｇｅ、Ｆ
ｏｒｍ Ｎｏ．ＳＹ２２−７００４−０の第１．６．１
頁及び第１．６．２頁には、１６ゥェィのセット・アソ
シアティブ形キャッシュ記憶が記載されているが、この
キャッシュ記憶ではプロセッサから供給される要求論理
アドレスの変換可能ビットをディレクトリ・アドレスで
全く使用しないようにしており、これによりキャッシュ
・シノニムの問題が生ずることを回避している。

発明の要約 本発明の目的は、高速のシノニム検出機構を提供するこ
とにある。

本発明の他の目的は、シノニム・ヒットを検出する新規
な機構をディレクトリ中に設け、これを通常の基本キャ
ッシュ・ヒット（以下「基本ヒット」と略す）又はミス
検出機構とともに動作こせることにある。

本発明の他の目的は、主記憶をアクセスすることなくキ
ャッシュ記憶からシノニム・データをアクセスすること
ができる新規なシノニム・ヒット検出機構を提供するこ
とにある。

本発明の他の目的は、アソシアティビテイを増大するこ
となく大型のキャッシュ記憶を維持することができるよ
うな、例えば４ウェィのセット・アソシアティビティを
使用するもキャッシュ記憶のクラス数を増大させること
ができるような、シノニム検出及び処理機構を提供する
ことにある。

先行技術における１６ゥェィのセット・アソシアティブ
形キャッシュ記憶はシノニム問題を回避していた反面、
多数の比較回路及び高度のセット・アソシアティビティ
に起因する長いアクセス時間を必要としていたが、本発
明はこのようなキャッシュ記憶に関連して使用されてい
たディレクトリのサイズを維持することができる。本発
明の他の目的は、ディレクトリの各セットに適合するよ
うに設計された半導体チップを提供することにある。

各半導体チップは複数グループのクラス及びその関連す
るセットの比較論理を擁し、ディレクトリの１アクセス
・サイクルの間に関連するセット中の基本若しくはシノ
ニム・ヒット又はミスを検出することができる。本発明
の重要な特徴の１つは、基本ヒット又はミスが決定され
る同じサイクルにシノニム−ヒットを検出するという点
にある。

即ち、ＤＬＡＴ及びディレクトリがアクセスされ且つ比
較動作によって基本ヒット又はミスが検出される同じサ
イクル中に、シノニム・ヒットを検出することができる
ということである。もしシノニム・ヒットが検出される
ならば、次の２サイクル中にこの処理を行い、次いでシ
ノニム・エントリをあたかもキャッシュ記憶の基本ェン
トリであるかのようにアクセスすることができる。前記
米国特許第３７２３９７６号に開示された先行方式では
、シノニム・ヒットを認識することは行われておらず、
これは単にミスとして処理されるので、データ・ライン
を吐出し且つキャッシュ記憶へ再び取出すために長いサ
イクルを必要とする。

シノニム・ヒットを検出するためにコピー・ディレクト
リを使用する他の方式では、ディレクトリでミスが検出
されてから１サイクル以上の後に、このミスに応じてコ
ピー・ディレクトリでシノニム・ヒットの検出が行われ
る。本発明は、ディレクトリのクラスを２Ｎ個のグルー
プへ分割することによって、ディレクトリを新規な様式
で構成する。

但し、前記の数Ｎは、ディレクトＩＪ中の任意のクラス
を位置付けるために使用されるディレクトリ・アドレス
中の変換可能ビットの数を表わす。Ｎビットから成るこ
れらの変換可能ビットは、キャッシュ記憶に対する各要
求論理アドレスのページ変換可能部分の下位境界から取
られる。ディレクトリ中の２Ｎグループの各クラスは、
基本ヒット・シノニム・ビット又はミスに該当するェン
トリを保持することができる。ミスが生ずるのは、所与
の要求について基本ヒット又はシノニム・ヒットのいず
れも見出されない場合である。ディレクトリは、セット
・アソシアテイプ形であっても、そうでなくてもよい。
つまり、本発明はセット・アソシアテイブ形ディレクト
リでも良好に動作するが、これは本発明の必須要件では
ない、ということである。ディレクトリにおける諸クラ
スのグループ化は、ディレクトリに見出される任意のセ
ット・アソシアティビティのグループに対し直交的であ
る。さらに、本発明に従って提供されるディレクトリ用
のＢＩチップ配列によれば、各チップは２Ｎグループの
全クラスの一部を含み、またＤＬＡＴに保持された変換
済みの絶対ページ・アドレスをディレクトリの２Ｎグル
ープでアドレスされた全クラスの絶対アドレスと同時に
比較するための比較論理を含んでいるので、各チップに
設けられる入出力接続の数は先行方式のディレクトｌｊ
と比較して一層少なくなる。また本発明によれば、各要
求は、ディレクトリ中の互いに異なる２Ｎクラス、即ち
２Ｎグループの各々ごとに１つのクラスをそれぞれ同時
にアドレスすることができる。

ＤＬＡＴに保持された絶対アドレスとの比較は、選択さ
れた２Ｎクラス中のすべての有効ェントリについて同時
に行われる。またディレクトリ・アドレス中で使用され
る上位Ｎビットの変換可能ビットは、基本ヒットの存否
について選択された２Ｎクラスの１つをテストするため
にも使用される。それと同時に、これらの２Ｎクラス全
部はその各々に任意のヒットが存在するか否かというこ
とについてもテストされる。「任意のヒット」信号が活
勢で且つ「基本ヒット」信号が不活勢であることを検出
したときは、シノニム・ヒットの存在が決定される。次
いで、２Ｎグループのうち「任意のヒット」信号を有す
るものと決定された１つのグループがシノニム・ヒット
を有するグループを決定する。続いて、２Ｎグループの
うちシノニム・ヒットを有するものと決定された１つの
グループを識別するＮビットが与えられ、該ビットは当
該要求アドレスの（Ｄフィールドからの）変換不能ビッ
トとともにキャッシュ記憶へ供給されるので、要求され
たデータをキャッシュ記憶から取出したり又は要求され
たデータをキャッシュ記憶へ書込むことができるように
なる。実施態様 第１図は、本発明を実施するに適したデータ処０理シス
テムを示す。

このデータ処理システムは、主記憶１０、記憶制御要素
２０、キャッシュ記憶を含むバッファ制御要素（以下「
ＢＣＥ」と略す）３０、命令要素／実行要素（以下「ｍ
／ＥＥ」と略す）から成るプロセッサ４０、通常のタチ
ャネル・プロセッサでもよい外部データ制御装置５０、
１／０装置６０、通常のバルク記憶でもよいページ記憶
７０から成る。ＩＥノＥＥ４川まＢＣＥ３０の制御下で
要求データをキャッシュ記憶から取出したり又はキャッ
シュ記憶に書込むこ０とができるが、もし要求データが
キャッシュ記憶で利用できなければ、この要求データは
記憶制御要素２０の制御下で主記憶１０から取出される
。また記憶制御要素２川ま、主記憶１０と１／０装置６
０又はページ記憶７０との間で外部データ制５御装置５
０を介してデータを転送することができる。第２図に図
示された本発明のセット・アソシアティブ形キャッシュ
記憶システムは、キャッシュ記憶３１ １、ディレクト
リ３０９及びＤＬＡＴ３００７を含む。

ディレクトリ３０９は、キャッシュ記憶３１１中の各ラ
イン・ェソト川こ関する情報を保持する。ＤＬＡＴ３０
７は、ＩＥ／ＥＥ４０によって使用される最新の変漁済
みページ・アドレスを保持する。ディレクトリ３０９は
４ウェイのセツト・アソシアティブ形記憶配列であって
、そのアドレス可能な各クラスはセットＡ−Ｄに４ェン
トリを保持する。かくて、ディレクトリ３０９中の任意
のクラスがアドレスされる場合、セットＡ−○の４ェン
トリが並列にアクセスされる。ディレクトリ３０９は、
バッファ制御アドレス・レジスタ（以下「ＢＣＡＲ」と
略す）３０１中の要求論理アドレス・ビット２０−２４
によってアドレスされる。これらのビット２０一２４は
ディレクトリ３０９中の２Ｎグループのクラスを各グル
ープごとに１クラスずつアドレスするので全体として２
Ｎクラスが並列にアドレスされる。ディレクトリ３０９
は、要求論理アドレスの変換された絶対アドレスを有し
うるすべての位置を同時に選択するように構成されてい
る。２Ｎが４に等しく、従ってＮが２に等しい場合（例
えば、ＮビットがＢＣＡＲ３０１に置かれた論理アドレ
ス・ビット１８一１９から成る場合）、ディレクトリ３
０９中の４クラスが同時にアドレスされる。ディレクト
リ３０９中の４グループのクラスは、第２図においてグ
ループ０−３として示されている。ＢＣＡＲ３０１中の
ディレクトリ・アドレス・ビット１８−２４は、ディレ
クトリ３０９中の基本クラスを規定する。ここで、基本
グル−フ。とは、２Ｎグループのうち基本クラスを含む
任意のグループとして定義される。キャッシュ記憶３１
１は４つのセットＡ−Ｄへ分割されており、キャッシュ
記憶３１１の容量が６４Ｋバイトである場合は各セット
は２０４８ダブルワード（１ダブルワード＝８バイト）
を保持する。

ＢＣＡＲ３０１からのビット１８−１９がシノニム制御
回路３２０で見出される任意のシノニム・ヒット位置へ
調整された後、キャッシュ記憶３１１がＢＣＡＲ３０１
からのビット１８一２８によってアドレスされると、各
取出要求に応答して１ダブルワード（ＤＷ）が出力され
る。ＤＬＡＴ３０７は２ウエイのセット・アソシアティ
ブ形記憶配列であって、セット×及びＹを有する。

ＤＬＡＴ３０７中の所与のクラスは、ＢＣＡＲ３０１中
の要求論理アドレス・ビット１３一１９によって選択さ
れる。ＤＬＡＴ３０７のセット×及びＹにある各ェント
川まアドレス変換中に次の内容、即ち制御レジスタ３０
３から供給されるセグメント・テーブル起点（ＳＴＯ）
ビット５−Ｉ９、ＢＣＡＲ３０１から供給される処の変
換中の論理アドレス（ＬＯＧ）を表わすビット１一１
２、動的アドレス変換機構３０５から供給される処の変
換された絶対アドレス（ＡＢＳ）を表わすビット５−１
９をそれぞれ受取る。ＢＣＡＲ３０１中の要求論理アド
レスは、ディレクトリ３０９、キャッシュ記憶３１ １
及びＤＬＡＴ３０７を同時にアドレスするために使用さ
れる。

ＢＣＡＲ３０１中のビット１３一１９は、ＤＬＡＴ３０
７中のセット×及びＹを有する或るクラスを選択する。
この場合、選択されたセットＸ及びＹからセグメント・
テーブル起点ビット５一１９及び論理アドレス・ビット
１一１２が比較回路３１３へ出力され、そして絶対アド
レス・ビット５一１９が線３１６×及び３１６Ｙを介し
て比較回路３１５へ出力される。比較回路３１３は、Ｄ
ＬＡＴ３０７の選択されたセットＸ及びＹから出力され
るセグメント・テーブル起点ビット５一１９及び論理ア
ドレス・ビットーー１２を、制御レジスタ３０３に置か
れている現在のセグメント・テーブル起点ビット５一１
９及びＢＣＡＲ３０１中の要求論理アドレス・ビット１
一１２とそれぞれ比較する。もし両者が一致すれば、比
較回路３１３から線４４９又は４５１に「論理アドレス
一×ビット（ＬＯＧ−× ＨＩＴ）」信号又は「論理ア
ドレス−Ｙビット（ＬＯＧ−Ｙ ＨＩＴ）」信号が生ぜ
られる。もし一致しなければ、当該要求は動的アドレス
変換機構３０５のアドレス変換を開始させるように強制
され、その後新しく変換された絶対アドレス・ビット５
−１９がＤＬＡＴ３０７中の適当なセットに置かれて記
憶アクセスが開始される。

ＤＬＡＴ３０７がアクセスされ且つ比較回路３１３で比
較動作が行われている間、当該要求はＢＣＡＲ３０１中
のビット２０一２４を使用してディレクトリ３０９をア
クセスし、かくてその各グループごとに１つのクラスを
選択する。次いで、ディレクトリ３０９の選択された４
クラスのそれぞれにある４つのセットの内容（絶対アド
レス・ビット５−１９）がそれぞれアクセスされ、比較
回路３１５へ供給される。比較回路３１５は、これら１
母迫の絶対アドレス・ビット５一１９の各々を、ＤＬＡ
Ｔ３０７の選択されたセットＸ及びＹから受取られる絶
対アドレス・ビット５一１９の各々と比較する。かくて
、各要求に応じて比較回路３１５で全体として３２組の
比較動作が遂行されることになる。これを図式的に示す
と次のようになる。Ｘ：Ａ０、Ｘ：ＡＩ、Ｘ：Ａ２、Ｘ
：Ａ３、Ｘ：Ｂ０、×：Ｂ１、Ｘ：Ｂ２、Ｘ：Ｂ３、Ｘ
：Ｃ０、Ｘ：ＣＩ、×：Ｃ２、×：Ｃ３、Ｘ：Ｄ０、Ｘ
：Ｄ０、Ｘ：Ｄ１、Ｘ：Ｄ２、Ｘ：Ｄ３、Ｙ：Ａ０、Ｙ
：ＡＩ、Ｙ：Ａ２、Ｙ：Ａ３、Ｙ：Ｂ０、Ｙ：Ｂ１、Ｙ
：Ｂ２、Ｙ：Ｂ３、Ｙ：Ｃ０、Ｙ：ＣＩ、Ｙ：Ｃ２、Ｙ
：Ｃ３、Ｙ：○０、Ｙ：Ｄ１、Ｙ：Ｄ２及びＹ：Ｄ３。
シノニム判断論理３１７は比較回路３１５からの３２出
力及び比較回路３１３から線４４９及び４５１を介して
加わる２出力を受取り、基本又はシノニム・ヒットが生
じたか否かを決定する。

比較回路３１３は、要求論理アドレスがＤＬＡＴ３０７
で見出されたとき、線４４９又は４５１に「論理アドレ
ス−×ヒット」信号又は「論理アドレス一Ｙヒット」信
号を供給する。比較回路３１５の出力は、ＤＬＡＴ３０
７中の選択されたセット×及びＹから供給される絶対ア
ドレス・ビット５一１９が、ディレクトリ３０９中のア
クセスされた４クラスのうち任意のクラスで見出された
か否かを指示する。もし線４４９又は４５１に「論理ア
ドレス−×ヒット」信号又は「論理アドレス一Ｙヒット
」信号が生ずるならば、シノニム判断論理３１７は基本
ヒット、シノニム・ヒット又はミスが生ずるか否かを決
定する。もし所与のヒットが生じたならば、シノニム制
御回路３２０はビット１８−１９に相当するグループ識
別子（以下「Ｇｍ」と略す）を出力し、これをクラス・
アドレス・バス（以下「ＣＡＢ」と略す）３１０で要求
アドレス・ビット２０−２８と結合してキャッシュ記憶
３１１中の或るクラスを選択する。

またシノニム判断論理３１７又はシノニム制御回路３２
０は取出（ＦＴＨ）又は書込（ＷＲ）のためのセット識
別子（以下「ＳＩＤ」と略す）を出力し、これによりキ
ャッシュ記憶３１１の４セットのうちどのセットがダブ
ルワードの取出又は書込のために選択されるかというこ
とを指示する。書込要求については、シノニム制御回路
３２０から線３４７Ａを介して書込ＳＩＤ復号回路３１
２へ「書込ＳＩＤ」が供給され、該回路はこれに応じて
当該要求のダブルワードをキャッシュ記憶３１１中の選
択された位置へ書込む。

この書込要求のダブルワードは、当該要求のためにＤＬ
ＡＴ３０７及びディレクトリ３０９がアドレスされた後
のサイクル中に、キャッシュ記憶３１１の選択されたク
ラスにある選択されたセットへ書込まれる。基本ヒット
を有する取出要求については、ＣＡＢ３１０によってキ
ャッシュ記憶３１ １中の或るクラスが選択されると、
この選択されたクラスの４つのセットＡ−Ｄに対応する
４つのデー夕・ラッチＬＡ乃至ＬＤへそれぞれ異なるダ
ブルワードが出力される。

これらの各ダブルワードは、４つのセットＡ−Ｄの各々
にあるラインから選択される。もし所与のヒットが検出
されるならば、シノニム判断論理３１７からセット選択
論理３１９へ「取出ＳＩＤ」が供給され、該論理はこれ
に応じてキャッシュ記憶３１１の選択されたクラスから
の要求ダブルワードを出力する。この選択されたクラス
からデータ。ラツチＬＡ乃至ＬＤに諸ダブルワードが記
入されるので、ＢＣＡＲ３０１に当該要求のアドレスが
置かれるサイクルの終了時である。従って、次のサイク
ル中には選択されたセットからのダブルワードをセット
選択論理３１９を介して出力し、これを該当する要求元
へ供給することができる。ここで、図示された線に実際
に含まれる導線の本数は、これらの線の脇にある括弧中
の数によって表わされることに注意されたい。

既に説明したように、キャッシュ記憶３１１及びディレ
クトリ３０９のサイズが増大すると、クラスの数及びア
ソシアティビティの度合の一方又は両方を増大しなけれ
ばならない。

前述の如く、もしクラスの数が増大するならば、ディレ
クトリ・アドレスの範囲もそれに応じて増大しなければ
ならないので、ＢＣＡＲ３０１に置かれた変換可能なＰ
Ｘフィールドのビット１８一１９を使用することが必要
となる。ＢＣＡＲ３０１に供給される３１ビットの論理
アドレスについて説明を補足すると、そのＳＸフィール
ド（ビット１−１１）は制御レジスタ３０３中のセグメ
ント・テーブル起点ビット５一１９によって選択された
セグメント・テーブル中のページ・テーブル・アドレス
に対するインデックスであり、ＰＸフィールド（ビット
１２一１９）は選択されたページ・テーブル中のページ
・テーフルに対するインデックスであり、Ｄフィールド
（ビット２０一３１）はページ・ェント川こよって選択
された４Ｋバイト単位のページにおけるバイト・インデ
ックスである。

この論理アドレス・ビット１−３１が絶対アドレスへ変
換される場合、ビット１−１９は変換プロセスによって
変更されるが、Ｄフィ−ルドのビット２０−３１は変更
されない。このため、ビット２０−３１は論理アドレス
中の実フィールドと呼ばれ、ビット１−１９は仮想フィ
ールドと呼ばれることもある。ＢＣＡＲ３０１中の要求
論理アドレス・ビットは、主記憶１０中の所与のバイト
をアドレスするものと仮定する。

しかし、ディレクトリ３０９は、主記憶１０に置かれた
１６ダブルワード単位のデータ・ラインを、ライン境界
でアドレスするように編成されている。即ちＢＣＡＲ３
０１中のビット１−２４は要求されたラインをアドレス
するので、ビット２４はラインをアドレスするための最
下位ビットである。もしディレクトリ３０９をアドレス
するためにＤフィールド中のビットだけが使用されるも
のとすれば、ディレクトリ・アドレスは高々ビット２０
−２４を含むにすぎず、従ってこれらの５ビットにより
高々３２クラスをアドレスすることができるにすぎない
。もし一層多くのクラスが必要であれば、ＰＸフィール
ドからのビット、例えばビット１８一１９が使用されな
ければならない。これらのビット１８一２４は、１２８
クラスをアドレスする。処で、各クラスは４ウェィのセ
ット・アソシアティブ編成を有するので、これらの７ビ
ットを使用するとキャッシュ記憶３１１に置かれた１２
８×４；５１２ラインの任意のものをアクセスすること
ができる。前述の如く、４Ｋバイト単位のページが使用
される場合には、論理アドレスの実アドレス部分はビッ
ト２０で終了する。かくて、論理アドレスの変換可能部
分にあるビット１８一１９は、仮想ビットと呼ばれるこ
とがある。既に検討したように、これらの仮想ビット１
８−１９がディレクトリ・アドレスの一部を与えるのは
、シノニム問題が生ずる場合だけである。仮想ビット１
８−１９が使用されるため、要求デー外まキャッシュ記
憶３１１中の可能な４クラスのうち任意のクラスに存在
することがある。

要求論理アドレスによって指定されるキャッシュ記憶３
１１中の特定クラスは基本クラスと呼ばれ、ディレクト
リ・アドレス中の仮想ビット１８−１９の他の３つの順
列によって指定することができる他の３つのクラスはシ
ノニム・クラスと呼ばれる。第３図に示すように結合さ
れる第３Ａ図及び第３Ｂ図は、第２図に関連して検討し
たシノニム検出方式の第１実施態様を示す。

第３Ａ図及び第３Ｂ図では、第２図の構成要素と対応す
るものについてはこれと同じ参照番号が使用されている
。第２実施態様は、第１０Ａ図及び第１０８図に示され
ている。これらの実施態様は、両者ともに取出要求（Ｆ
ＴＨＲＥＱ）の第２サイクル中にシノニム・ヒットを検
出する。前者の実施態様は、この検出に続いて取出要求
のためのシノニム・ヒット（以下「シノニム取出ヒット
」と称す）を基本ヒット（以下「基本取出ヒット」と称
す）と同じ様式で処理し、そしてこの要求を処理するた
めに５サイクルを要する。一方、後者の実施態様は、シ
ノニム取出ヒットを基本取出ヒットとは異なる様式で処
理し、この取出要求を処理するために３サイクルを要す
る。これらの実施態様は、両者ともに基本取出ヒット又
は書込要求（ＳＴＲＲＥＱ）のための基本ヒット若しく
はシノニム・ヒットをアクセスするために２サイクルを
使用し、そしてこれらの要求を１サイクルでパイプライ
ン化することができる。これらの実施態様については、
次のことが仮定される。

第２図のキャッシュ記憶３１１は５１２ラインを保持す
るように編成された６４Ｋバイトのランダム・アクセス
式記憶配列であって、その４つのセットＡ‐Ｄの各々は
１２８ラインをそれぞれ保持する。ディレクトリ３０９
はこれに対応する４つのセットＡ−Ｄを有し、従って第
２図に関連して説明したように４ウェィのセット１アソ
シアティブ形記憶配列である。またディレクトリ３０９
は、前述の如く４グループのクラスで以て編成される。
ＤＬＡＴ３０７は第２図に関連して説明したように２ウ
ェィのセット・アソシアティブ形記憶配列であり、その
１２８クラスの各々はセットＸ及びセットＹをそれぞれ
含む。ＤＬＡＴ３０７は、論理アドレス・ビット１３−
１９でアドレスされる。セット×及びＹの各ェントリは
、セグメント・テーブル起点ビット５−１９と、論理ペ
ージを識別する論理アドレス・ビット１一１２と、主記
憶１０中で割当てられたページ・フレームを識別する絶
対アドレス・ビット５−１９を保持する。動作について
説明するに、第１図のＩＥ／ＥＥ４０から所与の要求が
受取られるとき、その要求論理アドレスはＢＣＡＲ３０
１へロードされ、これによりＤＬＡＴ３０７中の１つの
クラス及びディレクトリ３０９中の１つのクラスがそれ
ぞれ指定される。

ＤＬＡＴ３０７中のこのクラスはセットＸ及びＹの各々
セグメント・テーブル起点ビット５−１９及び論理アド
レス・ビット１−１２を保持し、その各々は比較回路３
１３へ供給され、そこでＢＣＡＲ３０１からの論理アド
レス・ビット１一１２及び制御レジスク３０３からのセ
グメント・テーブル起点ビット５一１９と比較される。
もし一致状態が検出されるならば、比較回路３１３は線
４４９又は４５１に「論理アドレス−×ビット」信号又
は「論理アドレス−Ｙヒット」信号を供給して論理アド
レスのＤＬＡＴヒットが生じたことを指示する。この比
較回路３１３の動作と同時に、ＤＬＡＴ３０７の選択さ
れたセット×及びＹから絶対アドレス・ビット５−１９
が線３１６×及び３１６Ｙを介して比較回路３１５へ供
給される。但し、この比較回路３１５は第３Ａ図では１
対の比較回路３１５×及び３１５Ｙとして図示される。
比較回路３１５×及び３１５Ｙは全部で３２個の比較器
から成り、該比較器は４つのセットＡ一Ｄの各々ごとに
８つずつ、即ち各セットが４つの×比較器及び４つのＹ
比較器を有するように配列される。かくて、比較回路３
１５×及び３１５Ｙの各々は１セットあたり４つの比較
器をそれぞれ含むので、１セットあたり４つの比較出力
をそれぞれ供給する。たとえば、ディレクトリ３０９の
セットＡは記号ＡＯ−Ａ３によって識別される絶対アド
レスをそれぞれ供給し、以下同様にセットＤも記号ＤＯ
−Ｄ３によって識別される絶対アドレスをそれぞれ供給
する。比較回路３１５Ｘは、ディレクトリ３０９から供
聯合されるこれらの１句園の絶対アドレスを、ＤＬＡＴ
３０７の選択されたセットＸから線３１６×を介して供
給される絶対アドレス（ＡＢＳ−Ｘ）と比較する。一方
、比較回路３１５Ｙは、前記１句固の絶対アドレスを、
ＤＬＡＴ３０７の選択されたセットＹから線３１６Ｙを
介して供給される絶対アドレス（ＡＢＳ−Ｙ）と比較す
る。もし比較回路３１５×又は３１５Ｙのいずれかで−
致状態が検出されるならば、該当する比較回路３１５×
又は３１５Ｙはシノニム判断論理３１７へ至る３２本の
出力線のうち対応する線を付勢し、これにより一致する
絶対アドレスを有するグループ及びセットを指示する。
比較回路３１５×及び３１５Ｙ′は、同一の機能を奏す
るように同一の様式で機成される。シノニム判断論理３
１７は、比較回路３１５×及び３１５Ｙからの３２出力
、即ち１セットあたり８つの出力を受取る。

例えば、セットＡからの出力について云えば、シノニム
判断論理３１７は、Ｘ：Ａ０、×：ＡＩ、×：Ａ２、Ｘ
：Ａ３、Ｙ：Ａ０、Ｙ：ＡＩ、Ｙ：Ａ２及びＹ：Ａ３を
受取る。またシノニム判断論理３１７は、比較回路３１
３から線４４９及び４５１を介して「論理アドレス−×
ヒット」信号及び「論理アドレス一Ｙヒット」信号を受
取る。シノニム判断論理３１７は、シノニム・ヒット、
基本ヒット又はミスの存否を決定する。基本ヒットは基
本クラス中のヒットであり、基本クラスはＢＣＡＲ３０
１中の要求アドレス・ビット１８一１９によって指定さ
れるクラスである。シノニム判断論理３１７によってト
リガ４６７Ａがセットされると、線４６７上の「基本ヒ
ット（ＰＲＩＮＨＩＴ）」信号により基本ヒットが通知
される。もしシノニム判断論理３１７が基本クラス以外
のクラス、即ちＢＣＡＲ３０１中のビット１８−１９の
他の順列によって指定されるクラスでヒットを見出すな
らば、シノニム・ヒットが生じたのであり、これをトリ
ガ４６９Ａから線４６９に供給される「シノニム・ヒッ
ト（ＳＹＮＯＨＩＴ）」信号によって通知する。

どのようなヒットも検出されなければ、シノニム判断論
理３１７はトリガ４７１Ａを介して線４７１に「ミス（
ＭＩＳＳ）」信号を与える。第４図に示すように結合さ
れる第４Ａ図及び第４Ｂ図は、第３Ａ図に示されたシノ
ニム判断論理３１７の内部構成を示す。

図示の如く、シノニム判断論理３１７は、４つのセット
Ａ一Ｄに対応する回路ブロック４００Ａ乃至４００Ｄか
ら成る。回路ブロック４００Ａのみが詳細に図示されて
いるが、残りの回路ブロック４００Ｂ乃至４００Ｄもこ
れと同様の構成及び機能を有する。従って、以下では回
路ブロック４００Ａの構成及び動作のみを説明する。

線４２９−４３５及び４３７−４４３は、比較回路３１
５×及び３１５Ｙ（第３Ａ図）のセットＡに対応する８
つの比較器から出力Ｘ：Ａ及びＹ：Ａを受取るように接
続されており、具体的には出力Ｘ：Ａ０、Ｘ：Ａ１、Ｘ
：Ａ２、Ｘ：Ａ３及びＹ：Ａ０、Ｙ：Ａ１、Ｙ：Ａ２、
Ｙ：Ａ３を受取るように接続される。線４２９−４３５
及び４３７−４４３は、ＡＮＤ回路４０３一４１７の入
力を構成する。線４４５及び４４７は、ｍＢＣＡＲ３０
１からのアドレス・ビット１８−１９、又は｛２）第３
Ｂ図に関連して後述する置換アドレス・ビット１８一１
９を、シノニム判断論理３１７へ供給する。ＢＣＡＲ３
０１からのアドレス・ビット１８一１９は、１対の常開
ＡＮＤ回路３４３（第３Ｂ図）を介して供給される。置
換アドレス・ビット１８−１９はシノニム・ヒットが検
出された後にだけ供給され、このような場合には１対の
ＡＮＤ回路３４３が脱勢され且つ１対の常閉ＡＮＤ回路
３４１（第３Ｂ図）が付勢される。第４Ａ図の線４４５
及び４４７に受取られるこれらのアドレス・ビット１８
−１９はシノニム判断論理３１７中の復号回路４０１に
加えられ、該回路は該アドレス・ビットを復号して特定
グループを識別する４本の出力線のうち１本を付勢する
。

即ち、アドレス・ビット１８一１９の値“０びはグルー
プ０を識別し、値“０１”はグループーを識別し、値“
１びはグループ２を識別し、値“１１”はグループ３を
識別する。復号回路４０１のグループ０出力はＡＮＤ回
路４０３及び４１１へ接続され、グループー出力はＡＮ
Ｄ回路４０５及び４１３へ、グル−フ。２出力はＡＮＤ
回路４０７及び４１５へ、そしてグループ３出力はＡＮ
Ｄ回路４０９及び４１７へそれぞれ接続される。

ＢＣＡＲ３０１にある要求のための第１サイクル中、線
４４５及び４４７は基本グループを通知する。

というのは、線４４５及び４４７はこのとき要求論理ア
ドレス中のアドレス・ビット１８一１９の値を表わすか
らである。ＡＮＤ回路４０３一４０９からの出力はドッ
トＯＲされてＡＮＤ回路４１９Ａの一方の入力へ接続さ
れ、ＡＮＤ回路４１ １一４１ ７からの出力も同様に
ドットＯＲされてＡＮＤ回路４１９Ｂの一方の入力へ接
続される。

２ボートのフアネル回路４１９はＡＮＤ回路４１ ９Ａ
及び４１９Ｂ並びにＯＲ回路４１９Ｃから成り、このＯ
Ｒ回路４１９ＣはＡＮＤ回路４１９Ａ及び４１９Ｂの出
力を〇Ｒしてフアネル出力を供給する。線４４９又は４
５１は第３Ａ図の比較回路３１３から「論理アドレス−
×ヒット」信号又は「論理アドレス一Ｙヒット」信号を
受取り、これらの信号をＡＮＤ回路４１ ９Ａ及び４
１９Ｂの他方の入力へ加える。

線４４９及び４５１の一方だけが所与の時間に付勢され
うる。フアネル回路４１９からの出力は、セットＡに基
本ヒットが存在するか否かを指示する。というのは、こ
のとき第４Ａ図の復号回路４０１からＡＮＤ回路４０３
−４１７へ供給されている信号は、セットＡの基本グル
ープに対するものであるからである。フアネル回路４１
９のほかに、これと同様の内部構成を有する４つのフア
ネル回路４２１，４２３，４２５及び４２７が設けられ
る。

フアネル回路４２１，４２３，４２５及び４２７は、セ
ットＡに対するグループ０−３中の「任意のヒット（Ａ
ＮＹＨＩＴ）」、則ちシノニム・ヒット又は基本ヒット
を検出する。かくて、セットＡのグループ０１こ対応す
る比較回路３１５×及び３１５Ｙからの線４２９及び４
３７はフアネル回路４２１へ接続され、また比較回路３
１３からの線４４９及び４５１もフアネル回路４２１へ
接続される。同様に、他のフアネル回路４２３，４２５
及び４２７は、セットＡのグループ１一３にそれぞれ対
応する比較回路３１５×及び３１５Ｙからの線対４３１
一４３９、４３３一４４１、４３５一４４３並びに比較
回路３１３からの線４４９及び４５１をそれぞれ受取る
。このように、フアネル回路４２１，４２３，４２５又
は４２７は比較回路３１５×及び３１６Ｙから加わるセ
ットＡの各グループに対応する線対によって選択的に付
勢されるので、これらのフアネル回路の各出力はシノニ
ム・ヒット又は基本ヒットが存在するようなセットＡ中
のグループ０，１，２又は３を指示する。従って、回路
ブロック４００Ａは「ＰＲ」と表記された線４５５を介
してセットＡの「基本ヒット」を通知し、他の４出力線
４７３−４７９を介してセットＡの「任意のヒット」を
それぞれ通知する。同様に、回路ブロック４００Ｂ−４
００Ｄは、セットＢ−Ｄの各々に対応する比較回路３１
５×及び３１５Ｙからの８つの比較信号、復号回路４０
１からのグループ識別信号、比較回路３１３から線４４
９又は４５１を介して供給される「論理アドレス−×ヒ
ット」信号又は「論理アドレス一Ｙヒット」信号をそれ
ぞれ受取る。

回路ブロック４００Ａと同様に、回路ブロック４００８
一４００Ｄの各々は、「基本ヒット」を通知する１本の
線４５７，４５９又は４６１と、対応セットのグループ
０一３における「任意のヒット」を通知する４本の線４
８１一４８４、４８５一４８８又は４８９−４９２とを
それぞれ有する。回路ブロック４００Ａ−４０００から
４本の線４５５，４５７，４５９及び４６１にそれぞれ
生ぜられる「基本ヒット」出力は、キャッシュ記憶３１
１によって使用されるように「取出ＳＩＤ」として供給
される。

これらの「基本ヒット」出力はＯＲ回路４５３によって
も受取られる。ＯＲ回路４５３は、その出力線４６７を
介してキャッシュ記憶３１１のセットＡ−Ｄのうち任意
のセットにおける「基本ヒット」を指示する。１６入力
を有するＯＲ回路４６３は各セットから４本ずつ、全部
で１６本の「任意のヒット」線を受取り、線４７０の「
任意のヒット」信号によりセットＡ−Ｄのうち任意のセ
ットに基本又はシノニム・ヒットが存在するか否かを指
示する。

復号回路４６５はＯＲ回路４５３及び４６３の出力を受
取り、キャッシュ記憶３１１に対する種々のヒット及び
ミス信号を供給する。

ＯＲ回路４５３及び４６３の出力は、以下の規則に従っ
て複号回路４６５で復号される。ＯＲ回路４５５の
ＯＲ回路４５５の 複号回路４５５のかくて、復号回
路４６５から線４６７に生ぜられる「基本ヒット」信号
は、ＯＲ回路４５３の出力によって直接的に付勢される
。復号回路４６５から線４６９に生ぜられる「シノニム
・ヒット」信号は、ＯＲ回路４５３が付勢されておらず
且つＯＲ回路４６３が付勢されているとき、ＡＮＤ回路
４６５Ａによって付勢される。もしＯＲ回路４６３から
線４７０‘こ「任意のヒット」信号が供聯合されなけれ
ば、線４７１に「ミス」信号が生ぜられる。ＯＲ回路４
５３が付勢されており且つＯＲ回路４６３が付勢されて
いなければ、これに応じてエラー条件が指示される。第
３Ｂ図の符号回路３２７は「任意のヒット」信号を担持
する１６本の線４７３一４９２をシノニム判断論理３１
７から受取る。

第５図は符号回路３２７の内部構成を示す。

符号回路３２７は、セットＡ−Ｄのそれぞれに基本又は
シノニム・ヒットが存在したことを示す４組の線４７３
一４７９、４８１一４８４、４８５一４８８及び４８９
一４９２を受取る。或る時点では、これらの線４７３一
４９２のうち１本の線だけが付勢されうる。所与の要求
は、該要求によってアドレスされる２Ｎクラスにおいて
唯１つのヒット・ェントリ（基本又はシノニム）を有し
うるにすぎない。例えば、線４７３が付勢されると、こ
れはセットＡのグループ川こ基本又はシノニム・ヒット
が存在したことを指示する。同様に、線４８２が付勢さ
れると、これはセットＢのグループーに基本又はシノニ
ム・ヒットが存在したことを指示する。符号回路３２７
はセットＡ−Ｄに対応する４つのＯＲ回路を含み、これ
らのＯＲ回路は前記４組の線を介して供給される信号を
結合してその結果を４入力のＳＩＤ符号回路へ供給する
。同様に、他の４つのＯＲ回路は前記４組の線を介して
供給される信号を別の様式で結合して４つのグループ信
号を出力し、これを４入力のＧＩＤ符号回路へ供給する
。これらの２つの符号回路は、以下の規則に従ってヒッ
トに該当するＳＩＤ及びＧｍをそれぞれ出力する。第３
図では、符号化された２ビットの書込Ｓｍは、ダブルワ
ードが書込まれるようなキャッシュ記憶３１１のセット
Ａ−Ｄのうち１つのセットを選択するために、書込要求
のみによって使用される。

符号化された２ビットの０１０は第２図のキャッシュ記
憶３１１へ送られ、取出又は書込アクセスが行われてい
るグループを選択するために使用される。基本ヒット又
はミスに応じて行われる主記憶１０‘こ対するキャッシ
ュ記憶３１１の動作はありきたりであるから、これらの
動作については説明を省略する。

本発明は、キャッシュ記憶３１１のアクセスに際しシノ
ニム・ヒットが検出される場合に取られる特定の動作に
向けられる。

第３Ａ図を参照するに、取出要求の結果としてシノニム
・ヒットがシノニム判断論理３１７によって検出される
と、該論理は次のサイクルに出力トリガ４６９Ａをセッ
トし、「シノニム．ヒット」信号を線４６９を介して第
３Ｂ図のＡＮＤ回路３５５へ供給する。

ＡＮＤ回路３６５は線３５６の取出要求信号を受取り、
第３Ａ図の再行取出アドレス・レジスタ（以下「ＲＦＡ
Ｒ」と略す）３２１に関連して設けられたＲＦＡＲ要求
トリガ３２９をセットする。ＲＦＡＲ要求トリガ３２９
の出力は反転回路３３３及び線３５３を介して第３Ａ図
の常開ゲートＧ２を閉鎖するので、ＢＣＡＲ３０１から
ＲＦＡＲ３２１へ新しいアドレスをロードする動作が禁
止される。通常の場合、ＢＣＡＲ３０１から常開ゲート
Ｇ２を介してＲＦＡＲ３２１ヘアドレスをロードする動
作は、ＢＣＡＲ３０１へのロード動作に続くサイクルに
行われる。シノニム取出ヒットが検出される場合、ＲＦ
ＡＲ３２１は遅延レジスタとして使用される。ＲＦＡＲ
要求トリガ３２９の出力は、ＢＣＡＲ優先回路３３５に
対するＲＦＡＲ３２１の入力として作用する。ＢＣＡＲ
優先回路３３５は、ＢＣＡＲ３０１に対する可能な複数
の要求元のうちどの要求元がＢＣＡＲ３０１へのロード
を許容されるかということを決定する。ＲＦＡＲ３２１
からの要求は比較的高い優先順位を有し、次のサイクル
でＢＣＡＲ３０１を獲得する見込みが高いので、シノニ
ム取出ヒットはその後で基本取出ヒットと同様に処理さ
れる可能性が大きい。ＢＣＡＲ３０１に対する要求元の
優先順位は次の通りである。｛１｝ ディレクトリ３０
９を更新し且つ入力データをキャッシュ記憶３１１へ与
えるためのライン取出要求。

｛２１ キャッシュ記憶３１１からの吐出要求。【３１
ＲＦＡＲ３２１からの要求。【４１ 相互照会要求。

‘５｝ アドレス変換中にアドレス・テーブルの内容を
取出すための動的アドレス変換機構３０５（第２図）か
らの要求。

■ １／０装置６川こよって行われる書込要求を保持す
るために使用される無効化しジスタ。

【７１ １Ｅ／ＥＥ４０からの通常の取出及び書込要求
。もしＢＣＡＲ優先回路３３５がＲＦＡＲ３２１からの
要求に優先権を与えるならば、これに応じてＲＦＡＲ受
諾トリガ３３７がセットされる。

同時に、ＢＣＡＲ優先回路３３５の出力は線３５４を介
して第３Ａ図の常閉ゲートＧＩへ加えられ、該ゲートを
開放してＲＦＡＲ３２１の内容をＢＣＡＲ３０１へ戻す
。またこれと同時に、前記のようにしてセットされたＲ
ＦＡＲ受諾トリガ３３７の出力は、線３３８を介して１
対のＡＮＤ回路３４１を付勢するとともに、反転回路３
３９を介してＡＮＤ回路３４３を脱勢する。置換アドレ
ス・ビット１８一１９は１対のＡＮＤ回路３４１を介し
て供給される。またＲＦＡＲ受諾トリガ３３７の出力は
、線３３８を介してＲＦＡＲ要求トリガ３２９のリセッ
ト入力へ加えられ、該トリガを通常の状態へＩＪセット
する。この結果、反転回路３３９は１対のＡＮＤ回路３
４３を付勢し、かくてＢＣＡＲ３０１中のビット１８一
１９がＯＲ回路３４５Ａ及び３４５８を介してシノニム
判断論理３１７へ供給される。第３Ｂ図を参照するに、
符号回路３２７から供給される２ビットのＳｍ及び２ビ
ットのＧｍはしジスタ３４７に保持され、次いでＯｌＤ
は常開ゲートＧ３を介してＧｌＤレジスタ３５１へ転送
される。因に、常開ゲ−トＧ３は反転回路３３３を介し
てＲＦＡＲ要求トリガ３２９のリセット状態に応じて開
放されるものである。次いで、ＯｌＤは置換ビットｉ８
−１９として０１０レジスタ３５１から１対のＡＮＤ回
路３４１を介してシノニム判断論理３１７へ送られるの
で、シノニム・ヒットが検出される場合、シノニム判断
論理３１７はこれらの置換ビット１８−１９をＢＣＡＲ
３０１からのビット１８−１９の代わりに使用すること
になる。シノニム・ヒットが基本ヒットのように現われ
る場合、これらの置換ビット１８一１９はＲＦＡＲ受諾
トリガ３３７のサイクル中にシノニム判断論理３１７に
よって使用される。というのは、置換ビット１８−１９
は第４Ａ図に示す基本ヒット・フアネル回路４１９の１
つを付勢せしめ、かくて線４６７を介して「基本ヒット
」信号を生ぜしめるからである。ＲＦＡＲ受諾トリガ３
３７から線３３８にその出力が供給されているサイクル
の間、該トリガはゲートＧ６をも付勢し、これによりＯ
ｌＤレジスタ３５１中のＧＩＤをグループ選択ＯＲ回路
３５９を介して第２図のＣＡＢ３１０へ転送させる。こ
れと同時に、ダブルワード選択ＯＲ回路３６３は、ＢＣ
ＡＲ３０１からゲートＧ８を介して受取られたビット２
０−２８をＣＡＢ３１０へ転送し、かくて要求されたダ
ブルワードのキャッシュ・アドレスを完成させる。ゲー
トＧ８は、「書込要求」信号が受取られないとき付勢さ
れる。このようにして、キャッシュ記憶３１１は要求さ
れたダブルワードを選択する。線３３８が付勢される場
合、これに応じて反転回路３８１の出力が下降し、ＡＮ
Ｄ回路３８２が脱勢されてゲートＧ７を閉鎖するので、
ＢＣＡＲ３０１からのビット１８−１９はグループ選択
ＯＲ回路３５９へ転送されなくなる。かくて、ゲートＧ
７は基本ヒットについてだけ動作し、そしてこの場合に
は、ＢＣＡＲ３０１のビット１８一１９をグループ選択
ＯＲ回路３５９を介してＣＡＢ３ １ ０へゲートする
。書込要求については、ダブルワード選択ＯＲ回路３６
３はプッシュ・ダウン式書込アドレス・レジスタ（以下
「ＰＤＳＡＲ」と略す）３６１からビット２０一２８を
受取る。

ＰＤＳＡＲ３６１は、ＢＣＡＲ３０１から書込要求が受
取られた後のサイクル中に、即ちその書込動作が完了さ
れたとき、該書込要求のアドレス・ビット２０−２８を
保持する。書込要求のためのＳＩＤビット１８一１９は
、取出要求とは異なる様式で供給される。「書込Ｓｍ」
は、書込みを行うべきキャッシュ記憶３１１の特定セッ
トをアドレスするために、ＳＩＤレジスタ３４７から線
３４７Ａを介してキャッシュ記憶３１１の書込ＳＩＤ復
号回路３１２へ直接的に供給される。書込要求のビット
１８−１９は、「書込要求」信号及び線４７０上の「任
意のヒット」信号を受取るＡＮＤ回路３５７によって刻
時される。ＡＮＤ回路３５７の出力はゲートＧ４を付勢
し、かくてＯｌＤレジスタ３４７中のＧＩＤをグループ
選択ＯＲ回路３５９を介してＣＡＢ３１０へ通過させる
。これと同時に、ダブルワード選択ＯＲ回路３６３は、
ＰＤＳＡＲ３６１からゲートＧ５を介して受取られるビ
ット２０一２８をＣＡＢ３１０へ供給している。もし取
出動作中に基本ヒットが検出されるならば、ＢＣＡＲ３
０１中のビット１８一１９は常開ゲートＧ７を通過して
グループ選択ＯＲ回路３５９へ至り、そしてＢＣＡＲ３
０１中のビット２０−２８は常開ゲートＧ８及びダブル
ワード選択ＯＲ回路３６３を通過する。かくて、ＢＣＡ
Ｒ３０１中のビット１８一２８は、キャッシュ記憶３１
１をアドレスするために、シノニム判断論理３１７から
の「取出Ｓｍ」とともにキャッシュ記憶３１ １へ供給
される。基本又はシノニム書込ヒットが検出される場合
、ＢＣＡＲ３０１がこの書込要求を受取るＣＩサイクル
の後のＣ２サイクルにキャッシュ記憶３１１へデータが
書込まれる。

一方、基本取出ヒットが検出される場合、ＢＣＡＲ３０
１がこの取出要求を受取る後のサイクルにキャッシュ記
憶から要求データが供給される。さらに、シノニム取出
ヒットが検出される場合は、ＢＣＡＲ３０１がこの取出
要求を受取ってら４サイクル後にキャッシュ記憶３１１
から要求データが供給される。というのは、シノニム取
出要求はＲＦＡＲ３２１で一時的に保持され、かくてこ
れより優先順位の高い要求があれば、ＢＣＡＲ優先回路
３３５はこの要求にＢＣＡＲ３０１を使用するための優
先権を付与するからである。第６Ａ図には、シノニム・
ヒットが検出される場合の取出動作のタイミングが示さ
れている。

最初のＲサイクルの間、取出要求が活勢となる。次のＣ
Ｉサイクルの間、ＤＬＡＴ３０ ７及びディレクトリ３
０９の比較動作が行われ、その終了時にシノニム・ヒッ
トが検出される。後続するＣ２／遅延サイクルの間には
、取出遅延信号がＩＥ／ＥＥ４０へ送られるので、この
サイクル中にキャッシュ記憶３１１から供給される任意
のデー外まＲサィクル中の要求と関連するものではない
。ＲＦＡＲ３２１はＢＣＡＲ３０１からロードされ、か
くてその使用中指示が与えられる。次の遅延サイクルに
は、ＢＣＡＲ３０１の優先順位に対するＲＦＡＲ要求が
ＲＦＡＲＲ３２１によって行われる（第３Ｂ図のＢＣＡ
Ｒ優先回路３３５を参照）。もしこの遅延サイクルの間
にＲＦＡＲ要求が受諾されるならば、ＩＥ／ＥＥ４川ま
前進信号を与える。次のＣＩサイクルの間、ＯｌＤレジ
スタ３５１からシノニム判断論理３１７へ置換ビット１
８一１９が供給され、談論理はこれに応じてその線３６
７に「基本ヒット」信号を供給する。今やシノニム・ヒ
ットは基本ヒットと同じように見えるので、その後は基
本ヒットと同様の様式で処理される。かくて、次のＣ２
サイクルの間に、キャッシュ記憶３１１からのデータが
その要求元、例えばＩＥ／ＥＥ４０へ転送される。第６
Ｂ図は書込動作のタイミングを示す。

この書込動作は、ディレクトリ３０９の比較が行われた
後のサイクルで常に開始する。第７図は、４ウェィのセ
ット・アソシアテイプ形ディレクトリ３０９の構成を示
す。

このディレクトリ３０９は第８図に図示された新規なＢ
Ｉチップ構成を使用しており、その各チップは新規なグ
ループ構成及びこれらのグループに関連する複数の比較
器を備えている。第７図のチップＡ−Ｄはキャッシュ記
憶３１１のセットＡ−Ｄにそれぞれ対応しており、該チ
ップの各々は第８図に図示された新規なグループ構成を
有する。かくて、ＢＣＡＲ３０１中のアドレス・ビット
２０−２４はチップＡ−Ｄのグループ０−３から４クラ
スを同時に選択し、そしてこれらのすべてはＤＬＡＴ３
０７の選択されたセットＸ及びＹから線３１６×及び３
１６Ｙを介して供給される絶対アドレスとチップＡ−Ｄ
の比較器で同時に比較される。３２個の比較結果×：Ａ
Ｏ乃至Ｙ：Ｄ４は各セットごとに８つ、合計で３２個の
出力を与え、これらの出力はシノニム判断論理３１７へ
の入力として接続される。

ＤＬＡＴ３０７及びその比較回路３１３も、第８図に図
示された型の６個のチップから構成されうる。

この場合、３個のチップはセットＸ及びその比較論理を
与え、残りの３個のチップはセットＹ及びその比較論理
を与える。所与の計算機システムのためのアーキテクチ
ャは、ディレクトリ３０９が所与のアドレスを重複して
保持しないことを必要とする場合がある。

またディレクトリ３０９の各アドレスが、主記憶１０の
ライン・アドレス（１ライン＝１２８バイト）である場
合がある。このようなアーキテクチャは主記憶のアドレ
スが基本ェントリ又はシノニム・ェント川こよって表わ
されることを必要とするであろうが、これらの両ェント
川こよって同時に表わされることは必要としないであろ
う。このようなアーキテクチャを実現するには、第４Ａ
図及び第４Ｂ図の出力線４７３−４７９，４８１一４８
４，４８５−４８８及び４８９一４９２を検査回路（図
示せず）で検査し、これらの１６本の線のうち２本以上
の線が同時に活勢であるときエラー信号を生ぜしめるよ
うにすればよい。第１０図に示すように結合される第１
０Ａ図及び第１０Ｂ図は、本発明の第２実施態様を示す
。

これはシノニム取出ヒットを処理するにあたって第３Ａ
図及び第３Ｂ図の実施態様よりも少し、サイクルしか必
要としないものであり、また包含される回路を幾らか簡
単にすることができる。つまり、シノニム取出ヒットを
処理するために第３Ａ図及び第３Ｂ図の実施態様が５サ
イクルを要するのに対し、第１０Ａ図及び第１０Ｂ図の
それは３サイクルを要するにすぎない。前者はシノニム
取出ヒットがＩＥ／ＥＥ４川こ対し遅延された基本取出
ヒットとして見えるようにしているので、キャッシュ記
憶３１１とＩＥ／ＥＥ４０の間のインターフェースを簡
単にすることができる。一方、第１０Ａ図及び第１０Ｂ
図の実施態様は、シノニム取出ヒット自体を認識するこ
とができるようなキャッシュ記憶３１１とＩＥ／ＥＥ４
０の間のインターフェースを必要とする。これらの両実
施態様は、シノニム書込動作及び基本取出又は書込動作
について２サイクルを要する。

第１０Ａ図の回路は、ＲＦＡＲ３２１又はそのゲートＧ
１，Ｇ２を含まない点を除くと、第３Ａ図の回路と同じ
である。

また、シノニム判断論理３１ ７へのビット１ ８一１
９は、ＢＣＡＲ３０ １のみによって供給される。即
ち、第１０Ａ図の回路では、シノニム判断回路３１７へ
の置換ビット１８−１９は存在しない。第１０Ｂ図の回
路は、第３Ｂ図のそれと著しく異なる。

第１０Ｂ図の回路は、第３Ｂ図のＲＦＡＲ優先トリガ３
２９、ＢＣＡＲ優先回路３３５及びＲＦＡＲ受諾トリガ
３３７から成るようなＢＣＡＲ優先機構を含んでいない
。また第３Ｂ図の反転回路３３９、１対のＡＮＤ回略３
４１、１対のＡＮＤ回路３４３並びにＯＲ回路３４５Ａ
及び３４５Ｂから成るようなビット１８−１９の暦毛奥
機構も含んでいない。さらに、第１０Ｂ図のプッシュ・
ダウン式アドレス・レジスタ（以下「ＰＤＡＲ」と略す
）３６１ＡがＢＣＡＲ３０１からの取出及び書込要求ア
ドレスをともに受取るのに対し、第３Ｂ図のＰＯＳＡＲ
３６１は書込要求アドレスのみを受取るという違いがあ
る。

さらに第１０Ｂ図の取出ＳＩＤ回路３７１（第１１図参
照）は、第３Ｂ図には設けられていない。

この取出ＳＩＤ回路３７１は第２図のセット選択論理３
１９へ基本及びシノニム取出ヒットのためのＳＩＤを供
給するので、第４Ａ図の線４５５−４６１から供給され
る「取出ＳＩＤ」は第１０Ａ図及び第１０Ｂ図の実施態
様に対するセット選択論理３１９には接続されていない
。第９図は、第１０Ａ図及び第１０Ｂ図の実施態様にお
ける３サイクルのシノニム取出ヒット動作のタイミング
を示す。

基本取出ヒット及び基本又はシノニム書込ヒットの各々
は２サイクルで動作し、それらの出力をＣ２サイクルの
間に供給する。シノニム判断論理３１７中にある４つの
フアネル回路４１９の全部へＢＣＡＲ３０１だけがアド
レス・ビット１８−１９を供給するので、シノニム判断
論理３１７からの４本の出力線４５５−４６１に「基本
取出ＳＩＤ」だけが供給されうる。

この「基本取出ＳＩＤ」はシノニム判断論理３１７の出
力側に設けられた４つのトリガ４５５Ａ一４６１Ａで１
サイクルだけ遅延され、次いで第９図のＣ２サイクルの
間に取出ＳＩＤ回路３７１（第１１図参照）へ「取出Ｓ
ＩＤ」が供給される。第１１図において、「基本取出Ｓ
ＩＤ」はＡＮＤ回路５８６−５８９及びＯＲ回路５９１
一５９４を通過し、Ｃ２サイクルの間に第２図のセット
選択論理３１９へ供給される。ＡＮＤ回路５８６−５８
９は線３５６Ａ上の「基本取出ヒット（ＰＲＩＮＦＴＨ
ＨＩＴ）」信号によって付勢され、該信号は第１０Ｂ図
のＡＮＤ回路３５６が「取出要求」信号及びシノニム判
断論理３１７から線４６７を介して加わるｒ基本ヒット
」信号によって付勢されるとき活勢となる。従って、Ｃ
Ｉサイクルの間にＢＣＡＲ３０１によってこの要求が出
力された後、セット選択論理３１９からの基本ヒットが
Ｃ２サイクルに出力される。Ｃ２サイクルの間にＡＮＤ
回路３５５から線３５５Ａに「シノニム取出ヒット（Ｓ
ＹＮＯＦＴＨＨＩＴ）」信号が供給される場合、「シノ
ニム取出Ｓｍ」が取出ＳＩＤ回路３７１からＣ３サイク
ルの間に出力される。

ＡＮＤ回路３５５は、「取出要求」信号及びＣ２サイク
ルの間にシノニム判断論理３１７から線４６９を介して
供給される「シノニム・ヒット」信号によって付勢され
る。第１１図において、線３５５Ａ上の「シノニム取出
ヒット」信号はトリガ５０１によってＣ２サイクルの間
遅延され、次いでＣ３サイクルの間にＡＮＤ回路５８１
−５８４を付勢することにより、トリガ５０２及び５０
３から出力されている復号済みのＳｍを通過させる。な
お、トリガ５０２及び５０３は、第３Ｂ図のレジスタ３
４７から２本の線３４７Ａを受取る。次いで、このＳＩ
ＤはＯＲ回路５９１−５９４を介してセット選択論理３
１９へ供給される。また線３５５Ａ上の「シノニム取出
ヒット」信号はＣ２サイクルの間に第１０Ｂ図のＯＲ回
路３５８を介してゲートＧ４を付勢し、かくてレジスタ
３４７に保持されたＧＩＤをグループ選択ＯＲ回路３５
９を通過させてアドレス・ビット１８一１９を第２図の
ＣＡＢ３１０へ供給させる。

またＣ２サイクル中には、ＯＲ回路３５８の出力によっ
てゲートＧ５が付勢されるので、ＰＤＡＲ３６１Ａ中の
ビット２０一２８がダブルワード選択ＯＲ回路３６３を
介して第２図のＣＡＢ３１０へ供給され、これによりキ
ャッシュ・アドレスを完成させる。

ＰＤＡＲ３６１Ａは、先行するＣＩサイクル中にＢＣＡ
Ｒ３０１に置かれていた値を常に保持する。反転回路３
８３はＣ２サイクルの間にゲートＧ７及びＧ８を禁止し
、かくてＢＣＡＲ３０１に現に保持されている任意のビ
ットがグループ選択ＯＲ回路３５９又はダブルワード選
択ＯＲ回路３６３によって受取られないようにするので
、ＢＣＡＲ３０１の内容は現在供給されているシノニム
取出アドレスに干渉することはできない。要約すると、
ＳＩＤ及びＧＩＤ信号は、Ｃ２サイクルの間にレジスタ
３４７に保持される。

またＳＩＤはＣ３サイクルの間に取出ＳＩＤ回路３７１
に保持され、かくてセット選択論理３１９へ供給される
。次いで、キャッシュ記憶３１ １からアクセスされた
ダブルワードは、Ｃ３サイクルの間にセット選択論理３
１９の出力から特定の要求元、例えばＩＥ／ＥＥ４０へ
供給される。線４７川こ生ぜられる「任意のヒット」信
号及び「書込要求」信号はＡＮＤ回路３５７を付勢し、
該回路はＯＲ回路３５８の出力を付勢してゲートＧ４及
びＧ５を付勢するので、レジスタ３４７に保持されたＯ
ｌＤ及びグループ選択ＯＲ回路３５ ９からのＰＤＡＲ
ビット２ ０一２８はＣ２サイクルの間にＣＡＢ３１
０へ供給される。

またＣ２サイクルの間には、レジスタ３４７に保持され
たＳｍが第２図の書込ＳＩ○復号回路３１２へ供給され
るので、これに応じて要求元によって供給されたダブル
ワードがキャッシュ記憶３１１中の適正なセットへ書込
まれ、かくて書込要求を完了させる。前記した本発明の
実施態様は、いずれも４ウェィのセット−アソシアティ
ブ形キャッシュ記憶を使用し、そのクラスを４グループ
へ分割するようにしているが、本発明はこれに限定され
るものではなく、２Ｎ個のグループ及び任意のセット・
アソシアティビティをも使用しうろことを理解すべきで
ある。

【図面の簡単な説明】

第１図は本発明を実施するに通したデータ処理システム
のブロック図、第２図は本発明を包含するキャッシュ・
アドレツシング機構のブロック図、第３図は第３Ａ図及
び第３８図の結合様式を示す図、第３Ａ図及び第３Ｂ図
は本発明の第１実施態様に従ったシノニム検出機構を有
するキャッシュ・アドレツシング・システムを示すブロ
ック図、第４図は第４Ａ図及び第４Ｂ図の結合様式を示
す図、第４Ａ図及び第４Ｂ図は第３Ａ図に示されたシノ
ニム判断論理３１７の内部構成を示す図、第５図は第３
８図に示された付号回路３２７の内部構成を示す図、第
６Ａ図はシノニム・ヒットを有するキャッシュ取出動作
のタイミングを示す図、第６Ｂ図は基本又はシノニム・
ヒットを有するキャッシュ書込動作のタイミングを示す
図、第７図は４グループのクラスに分割された４ウェィ
のセット・アソシアティブ形ディレクトリを構成するた
めに第８図に示されたチップがどのように結合されるか
ということを示す図、第８図は４グループのクラス及び
比較論理を備えたディレクトリの１セットに対応する単
一チップを示す図、第９図は第１０Ａ図及び第１０Ｂ図
に示された第２実施態様のシノニム取出動作に対するタ
イミングを示す図、第１０図は第１０Ａ図及び第１０８
図の結合様式を示す図、第１０Ａ図及び第１０Ｂ図は本
発明に従った第２実施態様の具体的構成を示す図、第１
１図は第１０Ｂ図に示された取出Ｓｍ回路３７１の内部
構成を示す図である。 ＦＩＧ．ＩＦＩＧ．２ ＦＩＧ．３Ａ ＦＩＧ．３ ＦＩＧ．３８ ＦＩＧ．４ ＦＩＧ．４Ａ ＦＩＧ．４６ ＦＩＧ．Ｓ ＦＩＧ．７ ＦＩＧ．９ ＥＩＧ．６Ａ ＦＩＧ．６８ 〇 ○ 山 ＦＩＧ．１０Ａ ＦＩＧ．１０ ＦＩＧ．１０８ ＦＩＧ．１１

Claims (1)

【特許請求の範囲】
1. １ キヤツシユ記憶と；各々が１以上のデイレクトリ・
   エントリを含む複数のコングルエンス・クラスを有し、
   該デイレクトリ・エントリの各々には前記キヤツシユ記
   憶に格納されている１データ・ブロツクに対応する主記
   憶アドレスがそれぞれ保持されているキヤツシユ・デイ
   レクトリと；主記憶をアクセスするための要求アドレス
   として変換可能フイールド及び変換不能フイールドを含
   む論理アドレスを受取るための要求アドレス・レジスタ
   とを備え；該要求アドレス・レジスタに受取られた要求
   アドレスのうち変換可能フイールドの下位部分及び変換
   不能フイールドの上位部分は前記キヤツシユ・デイレク
   トリのアドレスとして使用され、さらに最近受取られた
   複数の要求アドレスの論理アドレスと該論理アドレスに
   対応する変換済みの主記憶アドレスとの対を複数組保持
   する変換索引緩衝機構を備え；前記要求アドレスは前記
   変換索引緩衝機構の１つのクラスを選択して該変換索引
   緩衝機構の特定エントリを出力するように構成されてい
   るキヤツシユ記憶システムであって： 前記変換不能フ
   イールドの前記上位部分を使用して前記キヤツシユ・デ
   イレクトリをアクセスすることにより、２＾Ｎ個（但し
   、Ｎは前記変換可能フイールドの前記下位部分における
   ビツト数）のグループへ分割されている該キヤツシユ・
   デイレクトリ中のクラスを各グループごとに１クラスず
   つ同時に選択するための選択手段と： 該選択手段によ
   って選択された２＾Ｎ個のクラスのデイレクトリ・エン
   トリをそれぞれ読出すための読出手段と； 該読出手段
   によって読出されたデイレクトリ・エントリの各々と前
   記変換索引緩衝機構から出力される前記主記憶アドレス
   の各々とを比較するための主記憶アドレス比較手段と；
   前記要求アドレス・レジスタからの前記要求アドレス
   と前記変換索引緩衝機構から出力される前記論理アドレ
   スの各々とを比較するための論理アドレス比較手段と：
   前記主記憶アドレス比較手段からの一致出力信号及び
   前記論理アドレス比較手段からの一致出力信号に応答し
   て任意のヒツト信号を供給するためのヒツト検出手段と
   ； 該ヒツト検出手段に接続され、前記任意のヒツト信
   号を生ぜしめた特定のグループを表わすグループ識別子
   を供給するためのグループ制御手段と； 該グループ制
   御手段に接続され、前記キヤツシユ記憶中の特定データ
   ・ブロツクをアクセスするために前記グループ識別子と
   前記変換不能フイールドの前記上位部分を結合するため
   のキヤツシユ・アドレス生成手段とを備えて成る、キヤ
   ツシユ記憶システム。