JPS6043666B2 - Complementary MIS semiconductor device - Google Patents
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Description
【発明の詳細な説明】
本発明は、クランプダイオードを有する相補形MIS
半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a complementary MIS with clamp diode.
Related to semiconductor devices.
従来の相補形MIS半導体装置たとえばCMOSIC
においては、第1図にその回路図を示すように、ゲート
破壊防止のためにクランプダイオードD1、D2をPチ
ャンネルMOS素子Qp(5NチャンネルMOS素子Q
Nに設けているのが一般的である。Conventional complementary MIS semiconductor devices such as CMOSIC
As shown in the circuit diagram in FIG.
Generally, it is provided at N.
すなわち、このクランプダイオードD、、D2は、入力
端子1に0〜−VDDの範囲外の入力が印加された場合
に順方向電流が流れることを利用し、この電流バスに沿
つてインピーダンスが小さいことをもつて内部ゲートに
高い電圧がかからないようにするものである。なお、2
は出力端子3は電源端子(−VDD)4は接地端子であ
る。 しカルながら、上記順方向電流がCMOSICを
構成しているそれぞれのPN接合(拡散層)からなるP
NPNサイリスタ構造に対し、トリガ電流の役割をはた
し、それが寄生サイリスタ動作をもたらし、回路素子を
破壊させてしまう問題がある。In other words, the clamp diodes D, D2 utilize the fact that a forward current flows when an input outside the range of 0 to -VDD is applied to the input terminal 1, and have a small impedance along this current bus. This prevents high voltage from being applied to the internal gate. In addition, 2
The output terminal 3 is the power supply terminal (-VDD), and the ground terminal 4 is the ground terminal. However, the forward current is
There is a problem with the NPN thyristor structure that it acts as a trigger current, which causes parasitic thyristor action and destroys the circuit elements.
これは、特に、上記クランプダイオードD、、D。に回
路特性上大きなりランプ抵抗をつけることができない場
合に、顕著な寄生サイリスタ動作が生ずるものである。
それゆえ、本発明の目的は、上述する諸問題を解決し
、寄生PNPNサイリスタにおけるPNPトランジスタ
部およびNPNトランジスタ部の電流増幅率hpEを極
めて小さくすることにより、寄生サイリスタ動作をなく
し、もつてそれによる回路素子破壊を防止したクランプ
ダイオードを有する相補形MIS半導体装置を提供する
ことにある。This applies in particular to the clamp diodes D,,D. When it is not possible to add a large lamp resistance due to circuit characteristics, significant parasitic thyristor operation occurs.
Therefore, an object of the present invention is to solve the above-mentioned problems and to eliminate the parasitic thyristor operation by extremely reducing the current amplification factor hpE of the PNP transistor section and the NPN transistor section in the parasitic PNPN thyristor. An object of the present invention is to provide a complementary MIS semiconductor device having a clamp diode that prevents circuit element destruction.
このような目的を達成するために本発明においては、
N(P)型半導体基体表面に設けられているP(N)型
層を一つの領域とする第1のクランプダイオードがP(
N)チャンネルMISトランジスタにおけるソースとゲ
ートとの間に設けられ、前記基体表面のP(N)型ウェ
ル層表面のN(P)型層を一つの領域とする第2のクラ
ンプダイオードがN(P)チャンネルMISトランジス
タにおけるソースとゲートとの間に設けられている相補
形MIS半導体装置において、第1のクランプダイオー
ドにおけるP(N)型層の周辺に離間してP(N)型層
が設けられ、このP(N)型層が前記基体とオーミック
接続され、第2のクランプダイオードにおけるN(P)
型層の周辺に離間してN(P)型層が設けられ、このN
(P)型層が前記P(N)型ウェル層とオーミック接続
されていることを特徴とする相補形MIS半導体装置と
するものである。 以下、本発明の一実施例であるCM
OSICおよびその製法を工程順に図面を参照しながら
詳述する。In order to achieve such an objective, the present invention includes:
A first clamp diode whose region is a P(N) type layer provided on the surface of an N(P) type semiconductor substrate is a P(
A second clamp diode is provided between the source and gate of the N) channel MIS transistor, and has an N(P) type layer on the surface of the P(N) type well layer on the surface of the substrate as one region. ) In a complementary MIS semiconductor device provided between the source and gate of a channel MIS transistor, a P(N) type layer is provided spaced apart around the P(N) type layer in the first clamp diode. , this P(N) type layer is ohmically connected to the substrate, and the N(P) type layer in the second clamp diode
An N(P) type layer is provided at a distance around the type layer, and this N(P) type layer is
The present invention is a complementary MIS semiconductor device characterized in that a (P) type layer is ohmically connected to the P(N) type well layer. The following is a CM that is an embodiment of the present invention.
The OSIC and its manufacturing method will be explained in detail in the order of steps with reference to the drawings.
C7lN型シリコンウェーハ5表面にP型ウェル層6,
6aが設けられ全面にフィールド酸化シリコン膜7を有
するものをスターテイングマテリアルとして用意する(
第2図)。A P-type well layer 6 is formed on the surface of the C7lN-type silicon wafer 5.
6a and having a field silicon oxide film 7 on the entire surface is prepared as a starting material (
Figure 2).
P型ウェル層6は、NチャンネルMOSトランジスタQ
Nを設ける領域、他のP型層6aは、そのトランジスタ
QNにおけるゲート破壊を防止するためのクランプダイ
オードD2を設ける領域となるものである。このスター
テイングマテリアルは、公知技術を用いて製作できるも
のである。(イ)NチャンネルおよびPチャンネルのM
OSトランジスタQN,Qpそれにクランプダイオード
Dl,D2の活性領域のフィールド酸化シリコン膜7を
選択的に取り除いたのち、全面にゲート酸化シリコン膜
8ついでゲート電極用多結晶シリコン膜9を形成し、つ
いでゲート電極パターンを多結晶シリコン膜9にフォト
エッチング等−により設けたのち、セルフアライン方式
によりゲート酸化シリコン膜8パターン、ソースおよび
ドレインパターンを設け、ウェーハ表面を露出する(第
3図)クランプダイオードD1〜D2形成領域におけ,
るフィールド酸化シリコン膜7のそれぞれの透孔10〜
13は、下記するような目的のために設けるものである
。The P-type well layer 6 is an N-channel MOS transistor Q.
The region where N is provided and the other P-type layer 6a are regions where a clamp diode D2 is provided to prevent gate breakdown in the transistor QN. This starting material can be manufactured using known techniques. (b) M of N channel and P channel
After selectively removing the field silicon oxide film 7 in the active regions of the OS transistors QN, Qp and the clamp diodes Dl, D2, a gate silicon oxide film 8 and a polycrystalline silicon film 9 for gate electrodes are formed on the entire surface. After forming an electrode pattern on the polycrystalline silicon film 9 by photo-etching or the like, a gate oxide silicon film 8 pattern, source and drain patterns are formed using a self-alignment method, and the wafer surface is exposed (Fig. 3). In the D2 formation region,
Each through hole 10 in the field silicon oxide film 7
13 is provided for the following purposes.
透孔10は、N型シリコンウェーハ5(すなわちクラン
プダイオードD1の一つの領域)のオーミックコンタク
ト層を設置けるためと、このクランプダイオードD1に
よるPNPNサイリスタ現象の発生を防止するためのP
+型層を設けるためのものとを兼有する。透孔11は、
上記クランプダイオードD1の他の領域となるP+型層
を設けるためのものであこる。一方、透孔12は、クラ
ンプダイオードD2の一つの領域となるN+型層を設け
るためのものである。透孔13は、そのクランプダイオ
ードD2の他の領域となるP型ウェル層6aのオーミッ
クコンタクト層を設けるためと、この1クランプダイオ
ードD2によるPNPNサイリスタ現象の発生を防止す
るためのN+型層を設けるためのものとを兼有する。透
孔10と透孔13とが本発明の特長であり、新規なもの
である。冫)PチヤンネノレMOSトランジスタQpお
よびそれのゲート破壊防止用クランプダイオードD1を
形成するため、ボロン等のP型不純物を用い、拡散用マ
スクとしてCVD法により形成した酸化シリコン膜14
等を使用して選択不純物拡散を行ない、それぞれのP+
型層15〜20を形成する(第4図)。この場合、Pチ
ャンネルMOSトランジスタQpにおけるゲート電極用
多結晶シリコン膜9は、低抵抗体に化成される。なお、
上記不純物拡散の際、透孔10,13それにNチャンネ
ルMOSトランジスタにおけるソース領域の一部に拡散
用マスクである酸化シリコン膜14を被覆しておく。The through hole 10 is used to install an ohmic contact layer of the N-type silicon wafer 5 (that is, one region of the clamp diode D1), and to prevent a PNPN thyristor phenomenon from occurring due to the clamp diode D1.
Also serves as a layer for providing a + type layer. The through hole 11 is
This occurs because it is for providing a P+ type layer which is another region of the clamp diode D1. On the other hand, the through hole 12 is for providing an N+ type layer which becomes one region of the clamp diode D2. The through hole 13 is used to provide an ohmic contact layer for the P-type well layer 6a, which is another region of the clamp diode D2, and to provide an N+ type layer to prevent the PNPN thyristor phenomenon from occurring due to the one-clamp diode D2. It also serves as something for. The through hole 10 and the through hole 13 are a feature of the present invention and are novel.冫) In order to form a P-channel MOS transistor Qp and a clamp diode D1 for preventing gate breakdown thereof, a silicon oxide film 14 is formed using a P-type impurity such as boron by CVD as a diffusion mask.
Perform selective impurity diffusion using
Form layers 15-20 (FIG. 4). In this case, polycrystalline silicon film 9 for gate electrode in P-channel MOS transistor Qp is formed into a low resistance material. In addition,
During the impurity diffusion, the through holes 10 and 13 and a part of the source region of the N-channel MOS transistor are covered with a silicon oxide film 14 serving as a diffusion mask.
これは、後工程でN+型層を設けるためである。P+型
層18は、PチャンネルMOSトランジスタQpのゲー
ト破壊防止用のクランプダイオードD1におけるPNP
Nサイリスタ現象の発生を防止するために設けるもので
、クランプダイオードD1の一つの領域であるP+型層
10と離間して設け、これをコレクタとし、P+型層1
7をエミッタとするラテラルPNPトランジスタを構成
するように設けるものである。This is because an N+ type layer is provided in a later process. The P+ type layer 18 is a PNP in the clamp diode D1 for preventing gate breakdown of the P channel MOS transistor Qp.
This is provided in order to prevent the occurrence of the N thyristor phenomenon, and is provided apart from the P+ type layer 10, which is one region of the clamp diode D1, and uses this as a collector, and the P+ type layer 1
7 as an emitter to constitute a lateral PNP transistor.
このようなラテラルPNPトランジスタの構造にするこ
とにより寄生PNPNサイリスタの電流増幅率HFIl
l:を小とし、もつてそのサイリスタ現象の発生を防止
するものである。−)NチャンネルMOSトランジスタ
QNおよびそれのゲート破壊防止用クランプダイオード
D2を形成するため、リン等のN型不純物を用い拡散用
マスクとしてCVD法により形成した酸化シリコン膜2
1等を使用して選択不純物拡散を行ない、それぞれのN
+型層22〜26を形成する(第5図)。この場合、N
チャンネルMOSトランジスタQNにおけるゲート電極
用多結晶シリコン膜9は、低抵抗体に化成される。なお
、上記不純物拡散の際透孔10,13それにPチャンネ
ルMOSトランジスタにおけるソース領域の一部に拡散
用マスクである酸化シリコン膜21を被覆しておく。N
+型層25は、NチャンネルMOSトランジスタQ。By adopting such a lateral PNP transistor structure, the current amplification factor HFIl of the parasitic PNPN thyristor can be increased.
l: is made small to prevent the occurrence of the thyristor phenomenon. -) A silicon oxide film 2 formed by CVD as a diffusion mask using an N-type impurity such as phosphorus to form an N-channel MOS transistor QN and a clamp diode D2 for preventing gate breakdown thereof.
Perform selective impurity diffusion using
+ type layers 22 to 26 are formed (FIG. 5). In this case, N
The polycrystalline silicon film 9 for gate electrode in the channel MOS transistor QN is formed into a low resistance material. Note that during the impurity diffusion, the through holes 10 and 13 and a part of the source region of the P-channel MOS transistor are covered with a silicon oxide film 21 serving as a diffusion mask. N
+ type layer 25 is an N-channel MOS transistor Q.
のゲート破壊防止用のランプダイオードD2におけるP
NPNサイリスタ現象の発生を防止するために設けるも
ので、クランプダイオードD2の一つの領域であるN+
型層24と離間して設け、これをコレクタとし、N+型
層24をエミッタとするラテラルPNPトランジスタを
構成するように設けるものである。このようなラテラル
PNPトランジスタの構造にすることにより寄生PNP
Nサイリスタの電流増幅率HFIll:を小とし、もつ
てそのサイリスタ現象の発生を防止するものである。け
)拡散用マスクである酸化シリコン膜21を取り除いた
のち、全面にCVD法によりリンシリケートガラス(P
SG)膜27を形成し、それぞれのコンタクト窓を設け
たのち、アルミニウム真空蒸着とフォトエッチング技術
を用いて各電極および配線を形成する(第6図)。P in the lamp diode D2 for gate destruction prevention
This is provided to prevent the occurrence of the NPN thyristor phenomenon, and is one area of the clamp diode D2.
It is provided apart from the type layer 24, and is provided so as to constitute a lateral PNP transistor having this as a collector and the N+ type layer 24 as an emitter. By using such a lateral PNP transistor structure, parasitic PNP
The current amplification factor HFIll: of the N thyristor is made small, thereby preventing the occurrence of the thyristor phenomenon. After removing the silicon oxide film 21, which is a diffusion mask, phosphorus silicate glass (P) is deposited on the entire surface by CVD method.
After forming the SG) film 27 and providing each contact window, each electrode and wiring are formed using aluminum vacuum evaporation and photo-etching technology (FIG. 6).
この場合、P+型層18とN+型層26を電極28によ
りショートし、P+型層19とN+型層25、P1型層
20とN+型層23もそれぞれの電極29,30により
ショートする。電極31は、入力端子1に接続され、ま
た各アルミニウムゲート配線32,33に接続されてい
るものである。電極28は、接地端子4に接続し、電極
29,30は一■00端子3に接続するものである。上
述するように本発明にかかるゲート破壊防止用クランプ
ダイオードDl,D2は、その入力端子1に接続してい
るP+型層17(またはN+型層24)の近傍にP+型
層18(またはN+型層25)を設けており、それをク
ランプダイオードD1(またはD2)の他の一つの領域
にショートしている構造であるため、PNPNサイリス
タ現象の発生が防止できるものである。In this case, the P+ type layer 18 and the N+ type layer 26 are shorted by the electrode 28, and the P+ type layer 19 and the N+ type layer 25, and the P1 type layer 20 and the N+ type layer 23 are also shorted by the respective electrodes 29 and 30. The electrode 31 is connected to the input terminal 1 and to each aluminum gate wiring 32 and 33. The electrode 28 is connected to the ground terminal 4, and the electrodes 29 and 30 are connected to the 100 terminal 3. As described above, the gate destruction prevention clamp diodes Dl, D2 according to the present invention have a P+ type layer 18 (or N+ type layer 24) in the vicinity of the P+ type layer 17 (or N+ type layer 24) connected to the input terminal 1. layer 25) and is short-circuited to another region of the clamp diode D1 (or D2), so that the occurrence of the PNPN thyristor phenomenon can be prevented.
寄生PNPNサイリスタ現象は、クランプダイオードD
1におけるP+型層17、N型シリコンウェーハ5、P
型ウェル層6a1クランプダイオードD2におけるN+
型層24から構成され、これはまたラテラルP+NPト
ランジスタ〔P+型層17(エミッタ)、N型シリコン
ウェーハ5(ベース)、P型ウェル層6a(コレクタ)
〕とバーチカルN+PNトランジスタ〔N+型層24(
エミッタ)、P型ウェル層6a(ベース)、N型シリコ
ンウェーハ5(コレクタ)〕とに分けて考えることがで
きる。The parasitic PNPN thyristor phenomenon is caused by the clamp diode D
P+ type layer 17 in 1, N type silicon wafer 5, P
N+ in type well layer 6a1 clamp diode D2
It is composed of a type layer 24, which also forms a lateral P+NP transistor [P+ type layer 17 (emitter), N type silicon wafer 5 (base), P type well layer 6a (collector).
] and vertical N+PN transistor [N+ type layer 24 (
(emitter), P-type well layer 6a (base), and N-type silicon wafer 5 (collector)].
そして、本発明は、上記バーチカルN+PNトランジス
タのHFEを小さくするため、ベースとなるP型ウェル
層6aとショートしたラテラルN+PN外ランジスタ〔
N+型層24(エミッタ)、P型ウェル層6a(ベース
)、N+型層25(コレクタ)を形成しておるものであ
る。In order to reduce the HFE of the vertical N+PN transistor, the present invention provides a lateral N+PN external transistor short-circuited with the P-type well layer 6a serving as the base.
It forms an N+ type layer 24 (emitter), a P type well layer 6a (base), and an N+ type layer 25 (collector).
また、上記ラテラルP+NPトランジスタのh閂を小さ
くするため、ベースとなるN型シリコンウェーハ5とシ
ョートしたラテラルP+NP+トランジスタ〔P+型層
17(エミッタ)、N型シリコンウェーハ5(ベース)
、P+型層18(コレクタ)〕を形成しておるものであ
る。In addition, in order to reduce the h bar of the lateral P+NP transistor, a lateral P+NP+ transistor [P+ type layer 17 (emitter), N-type silicon wafer 5 (base)] short-circuited with the N-type silicon wafer 5 serving as the base.
, P+ type layer 18 (collector)].
なお、本発明の内容を従来に比較して判りやすく説明す
るために第7図aおよびbに夫々本発明のモデルと従来
のモデルを例示する。また、これらのラテラルN+PN
+トランジスタやラテラルP+NP+トランジスタの構
造にすることにより、表1に本発明のクランプダイオー
ドDと従来のクランプダイオードDと比較してそれによ
るPNPNサイリスタにおけるバーチカルNPNトラン
ジスタのHpEの違いを示すように、N型シリコンウェ
ーハ5に流れ込む寄生電流は、従来のものに比較して0
.8/200に減少できる。In order to explain the content of the present invention in an easy-to-understand way by comparing it with the conventional model, the model of the present invention and the conventional model are illustrated in FIGS. 7a and 7b, respectively. Also, these lateral N+PN
+ transistor or lateral P+NP+ transistor structure, N The parasitic current flowing into the mold silicon wafer 5 is 0 compared to the conventional one.
.. It can be reduced to 8/200.
これは、PNPトランジスタ部においても同様なことが
いえるため、本発明にかかるクランプダイオードDl,
D2によるPNPNサイリスタ現象の発生は阻止でき、
素子をサイリスタ破壊から守ることができる。本発明は
、回路素子をサイリスタ破壊から防止したゲート破壊防
止用クランプダイオードを具備する高信頼度の相補形M
IS半導体装置であり、種々の態様のものに適用できる
。This also applies to the PNP transistor section, so the clamp diode Dl according to the present invention,
The occurrence of the PNPN thyristor phenomenon due to D2 can be prevented,
The element can be protected from thyristor destruction. The present invention provides a highly reliable complementary type M having a gate breakdown prevention clamp diode that prevents circuit elements from thyristor breakdown.
This is an IS semiconductor device and can be applied to various types of devices.
第1図は、ゲート破壊防止用クランプダイオードを具備
するCMOSICを示す回路図、第2図〜第6図は、本
発明の一実施例であるクランプダイオードを有するCM
OSICおよびその製法を工程順に示す断面図、第7図
aおよびbは、夫々本発明と従来のダイオードのモデル
を例示した素子断面図である。
QN・・・NチャンネルMOSトランジスタ、Qp・・
PチャンネルMOSトランジスタ、Dl,D2・・・ゲ
ート破壊防止用クランプダイオード、1・・・入力端子
、2・・・出力端子、3・・・−■00端子、4・・・
接地端子、5・・・N型シリコンウェーハ、6,6a・
・・P型ウェル層、7・・・フィールド酸化シリコン膜
、8・・・ゲート酸化シリコン膜、9・・・ゲート電極
用多結晶シリコン膜、10〜13・・・透孔、14,2
1・・・拡散用マスクである酸化シリコン膜、15〜2
0・・P+型層、22〜26・・・N+型層、27・・
・PSq漠、28〜33・・・アルミニウム電極(配線
)。FIG. 1 is a circuit diagram showing a CMOS IC equipped with a clamp diode for preventing gate breakdown, and FIGS.
FIGS. 7a and 7b, which are cross-sectional views showing an OSIC and its manufacturing method in the order of steps, are device cross-sectional views illustrating the present invention and a conventional diode model, respectively. QN...N channel MOS transistor, Qp...
P-channel MOS transistor, Dl, D2... Clamp diode for gate destruction prevention, 1... Input terminal, 2... Output terminal, 3...-■00 terminal, 4...
Ground terminal, 5...N type silicon wafer, 6, 6a.
...P-type well layer, 7...Field silicon oxide film, 8...Gate silicon oxide film, 9...Polycrystalline silicon film for gate electrode, 10-13...Through hole, 14,2
1... Silicon oxide film serving as a diffusion mask, 15-2
0...P+ type layer, 22-26...N+ type layer, 27...
・PSq, 28-33...Aluminum electrode (wiring).
Claims (1)
半導体領域とPN接合を形成する第一のクランプダイオ
ード、前記クランプダイオードの周辺に設けられた前記
クランプダイオードと同一導電型でかつ電気的に上記第
1の半導体領域に接続された第2の半導体領域よりなる
相補形半導体装置。1 A first clamp diode forming a PN junction with the semiconductor region provided on the surface of the first semiconductor region of the first conductivity type, a first clamp diode having the same conductivity type as the clamp diode provided around the clamp diode, and electrically A complementary semiconductor device comprising a second semiconductor region connected to the first semiconductor region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51123803A JPS6043666B2 (en) | 1976-10-18 | 1976-10-18 | Complementary MIS semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51123803A JPS6043666B2 (en) | 1976-10-18 | 1976-10-18 | Complementary MIS semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5349965A JPS5349965A (en) | 1978-05-06 |
JPS6043666B2 true JPS6043666B2 (en) | 1985-09-30 |
Family
ID=14869694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51123803A Expired JPS6043666B2 (en) | 1976-10-18 | 1976-10-18 | Complementary MIS semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6043666B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2929869C2 (en) * | 1979-07-24 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithic integrated CMOS inverter circuitry |
US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
JPH04165666A (en) * | 1990-10-30 | 1992-06-11 | Nippon Motoroola Kk | Clip diode device |
-
1976
- 1976-10-18 JP JP51123803A patent/JPS6043666B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5349965A (en) | 1978-05-06 |
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