JPS6042972B2 - Information processing device with address conversion function - Google Patents

Description

【発明の詳細な説明】 本発明はアドレス変換機能を持ち、アドレス変換テー
ブルの先頭アドレスを示す表示子と共に、論理アドレス
および実アドレスを登録しておくアドレス変換バッファ
を有する処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a processing device having an address translation function and having an address translation buffer in which logical addresses and real addresses are registered, as well as an indicator indicating the start address of an address translation table.

従来のアドレス変換バッファとその周辺回路の構成例
を第１図に示す。An example of the configuration of a conventional address translation buffer and its peripheral circuits is shown in FIG.

図において、１〜３はアドレス変換テーブルの先頭アド
レスを格納する先頭アドレスレジスタ、４はレジスタ選
択回路、５はアドレス変換を行うアドレス演算回路、６
は論理アドレスを設定しておく論理アドレスレジスタ、
７はアドレス変換した結果得られた実アドレスを設定し
ておく実アドレスレジスタ、８は現在、先頭アドレスレ
ジスタ群の内どれを選択しているかを示すレジスタ選択
コード・ラッチ、９はアドレス変換バッファ１０の内容
と論理アドレス、レジスタ選択コードを比較するアドレ
ス比較回路である。アドレス変換バッファ１０はレジス
タ選択コード、論理アドレス、実アドレスを登録 する
領域よりなる。１１〜１３はアドレス変換バッファ１０
の出力を設定する登録データレジスタ、１４はメモリア
ドレスレジスタ、１５はメモリデータレジスタ、１６は
メインメモリ、１７はアドレスバス、１８はデータバス
である。In the figure, 1 to 3 are first address registers that store the first address of the address conversion table, 4 is a register selection circuit, 5 is an address calculation circuit that performs address conversion, and 6
is a logical address register that sets a logical address,
7 is a real address register in which the real address obtained as a result of address conversion is set; 8 is a register selection code/latch that indicates which of the start address register groups is currently selected; 9 is an address translation buffer 10 This is an address comparison circuit that compares the contents of , logical address, and register selection code. The address translation buffer 10 consists of areas for registering register selection codes, logical addresses, and real addresses. 11 to 13 are address translation buffers 10
14 is a memory address register, 15 is a memory data register, 16 is a main memory, 17 is an address bus, and 18 is a data bus.

メモリ参照要求が発生すると、その論理アドレスはア
ドレスバスｉ７で与えられる。When a memory reference request occurs, its logical address is provided on address bus i7.

このアドレスバス１７の内容はマイクロ命令により論理
アドレスレジスタ６にセットされる。そして、この論・
理アドレスレジスタ６の一部（ａで示す）によつてアド
レス変換バッファ１０のアドレスを指定し、登録コード
レジスタ１１、登録論理アドレスレジスタ１２、登録実
アドレスレジスタ１３にアドレス変換バッファ１０の出
力がセットされる。登録コードレジスタ１１の内容とレ
ジスタ選択コード・ラッチ８の内容および登録論理アド
レスレジスタ１２の内容と論理アドレスレジスタ６の残
りの一部（ｂで示す）をアドレス比較回路９で比較し、
それぞれの一致がとれた場合には、参照要求があつた論
理アドレスに対応する実アドレスはアドレス変換バッフ
ァ内に取り込まれており、その場合、目的の実アドレス
が登録実アドレスレジスタ１３にセットされ、アドレス
バス１７を経由してメモリアドレスレジスタ１４にセッ
トされメモリ参照を行う。 一方、アドレス比較回路９
で比較一致がとれない場合は、現在使用している先頭ア
ドレスレジスタ１、２、３の該当レジスタの内容をレジ
スタ選択回路４で選択し、アドレス変換操作をアドレス
変換回路５を用いて行う。The contents of this address bus 17 are set in the logical address register 6 by a microinstruction. And this theory
The address of the address translation buffer 10 is specified by a part of the physical address register 6 (indicated by a), and the output of the address translation buffer 10 is set in the registered code register 11, registered logical address register 12, and registered real address register 13. be done. The contents of the registration code register 11, the contents of the register selection code latch 8, the contents of the registration logical address register 12, and the remaining part (indicated by b) of the logical address register 6 are compared in an address comparison circuit 9,
If a match is found, the real address corresponding to the logical address for which the reference request was made has been taken into the address translation buffer, and in that case, the target real address is set in the registered real address register 13, It is set in the memory address register 14 via the address bus 17 to perform memory reference. On the other hand, address comparison circuit 9
If no match is found in the comparison, the register selection circuit 4 selects the contents of the corresponding start address registers 1, 2, and 3 currently in use, and the address conversion circuit 5 performs the address conversion operation.

このようにして、順次アドレス変換テーブルをメインメ
モリ１６からデータバス１８を経由して読み出し、得ら
れた実アドレスを実アドレスレジスタ７へセットする。
そして、レジスタ選択コード・ラッチ８の内容、論理ア
ドレスレジスタ６の一部（ｂで示す）、実アドレスレジ
スタ７の内容を、論理アドレスレジスタ６のａで示され
るアドレス変換バッファ１０のアドレスに格納する。こ
の時、アドレス変換して得た実アドレスレジスタ７の内
容は、登録実アドレスレジスタ１３を経由してアドレス
バス１７にセットされ、メモリ参照を行う。以下、メモ
リ参照要求が発生する都度、順次同様にしてアドレス変
換バッファへの登録および内容比較が行われる。ところ
で、このアドレス変換バッファ１０に登録してあるアド
レスデータを無効にする必要が二つのケースで発生する
。In this way, the address conversion table is sequentially read from the main memory 16 via the data bus 18, and the obtained real address is set in the real address register 7.
Then, the contents of the register selection code latch 8, a part of the logical address register 6 (indicated by b), and the contents of the real address register 7 are stored in the address of the address conversion buffer 10, which is indicated by a of the logical address register 6. . At this time, the contents of the real address register 7 obtained by address conversion are set to the address bus 17 via the registered real address register 13, and memory reference is made. Thereafter, each time a memory reference request occurs, registration in the address translation buffer and content comparison are performed in the same manner. By the way, there are two cases in which it is necessary to invalidate the address data registered in the address translation buffer 10.

一つは、アドレス変換バッファ無効化命令（以後パージ
バッファ命令と称する）をプログラムで発行する場合と
、もう一つは、アドレス変換テーブルの先頭アドレスを
、アドレス変換テーブルを書き換えたときに発行する命
令（チェンジテーブル命令と称する）によつて書き換え
られた場合に、新しいアドレス変換テーブルの先頭アド
レスが、すでに登録している先頭アドレスレジスタ１，
２，３の内容と一致していない場合、新しい先頭アドレ
スを先頭アドレスレジスタ群の中の一つへ登録し、登録
を外される先頭アドレスレジスタに対応したレジスタ選
択コードを持つアドレス変換バッファの内容を消去する
場合（パーシャルパージと称する）である。新しいアド
レス変換テーブルの先頭アドレスが、すでに登録してい
る先頭アドレスレジスタ群のいずれかと一致する場合は
、該当する先頭アドレスレジスタに対応する値にレジス
タ選択コードを書き換える。このアドレス変換バッファ
１０を無効とするのは、レジスタ選択コード・ラッチ８
に無効コードをセットしておき、論理アドレスレジスタ
６の内容のａで示されるアドレスに対して、アドレス変
換バッファ１０への登録動作を行い、そのｃで示される
部分に無効コードを格納することにより行う。One is when an address translation buffer invalidation instruction (hereinafter referred to as purge buffer instruction) is issued by a program, and the other is an instruction issued when the address translation table is rewritten to change the start address of the address translation table. (referred to as a change table instruction), the start address of the new address conversion table is changed from the already registered start address register 1 to
If they do not match the contents of 2 and 3, register the new start address in one of the start address registers, and register the contents of the address translation buffer with the register selection code corresponding to the start address register to be removed. (referred to as partial purge). If the start address of the new address conversion table matches any of the already registered start address register groups, the register selection code is rewritten to a value corresponding to the corresponding start address register. The register selection code/latch 8 disables the address translation buffer 10.
By setting an invalid code in the address indicated by a in the contents of the logical address register 6, registering it in the address conversion buffer 10, and storing the invalid code in the part indicated by c. conduct.

これをパージバッファ命令の場合について説明する。This will be explained in the case of a purge buffer instruction.

パージバッファ命令が発行されると、先頭アドレスレジ
スタ１，２，３のクリアに続いて論理アドレスレジスタ
６に“０゛がセットされる。この時、マイクロ命令によ
りレジスタ選択コード●ラッチ８に無効コードをセット
する。アドレス変換バッファ１０への無効コード登録指
示をマイクロ命令が発行したのち、アドレス演算を行い
、論理アドレスレジスタ６のａ部に１アドレスを加えて
、再びアドレス変換バッファ１０への無効コード登録を
行う。順次このようにしてアドレス変換バッファ１０の
各領域（カラム）への無効コード登録を行い、論理アド
レスレジスタ６のａ部からキャリが生じて．、アドレス
変換バッファ１０のすべてのカラムに無効コードが登録
された時点で命令が終了し、次の命令の実行へ移る。な
お、チェンジテーブル命令における部分のパージの場合
は、論理アドレスレジスタ６のａで指定されるアドレス
変換バッファ１０の内容を読み出し、新しく登録された
先頭アドレスレジスタに対応するレジスタ選択コード・
ラッチ８と一致する登録コードレジスタ１１の内容を持
つアドレス変換バッファに無効コードを格納する。論理
アドレスレジスタ６のアドレス演算を行い、順次アドレ
ス変換バッファのアドレスを移行するのはパージバッフ
ァ命令の場合と同様である。以上の様に、従来はアドレ
ス変換バッファを参照する場合、論理アドレスレジスタ
ヘアドレスバスを経由してアドレス・データの設定を行
う必要があつた。When the purge buffer instruction is issued, the first address registers 1, 2, and 3 are cleared, and then the logical address register 6 is set to "0". At this time, the microinstruction sets the register selection code●invalid code to the latch 8. After the microinstruction issues an instruction to register an invalid code to the address translation buffer 10, address calculation is performed, one address is added to part a of the logical address register 6, and the invalid code is written to the address translation buffer 10 again. The invalid code is registered in each area (column) of the address translation buffer 10 in this way, and a carry occurs from part a of the logical address register 6, and all columns of the address translation buffer 10 are registered. When the invalid code is registered, the instruction ends and the next instruction is executed.In addition, in the case of purging a portion of a change table instruction, the contents of the address translation buffer 10 specified by a of the logical address register 6 are Read the register selection code/code corresponding to the newly registered start address register.
An invalid code is stored in the address translation buffer having the contents of the registered code register 11 that match the latch 8. The address operation of the logical address register 6 and the sequential transfer of addresses of the address translation buffer are similar to the case of the purge buffer instruction. As described above, conventionally, when referring to an address translation buffer, it was necessary to set address data to a logical address register via an address bus.

しかし、このアドレスバスへは演算制御部にもアドレス
演算した結果が反映されるため、アドレス変換バッファ
の参照は、処理装置の１マシンサイクルで１アドレスし
か行うことができない。ところが、アドレス変換バッフ
ァへの登録処理（アドレス変換バッファの登録アドレス
リプレース処理も含む）および通常のメモリ参照動作に
伴うアドレス変換バッファの参照処理は、命令あるいは
オペランドアドレスの演算処理が必要であり、演算制御
部を用いてアドレス演算を行うため、１マシンサイクル
あるいはそれ以上のマシ”ンサイクルがアドレス変換バ
ッファの参照に要する。このことは、パージバッファ命
令発行時のアドレス変換バッファの無効コード登録、チ
ェンジテーブル命令でのパーシャルパージ動作の時にも
同様であり、アドレス変換バッファの１アドレスに無効
コードを登録するのに、２マシンサイクル（１マシンサ
イクルはアドレス変換バッファへの無効コード登録サイ
クル、他の１マシンサイクルはアドレス変換バッファの
アドレス変更サイクル）を要し、このことは、アドレス
変換バッファの無効化動作に、アドレス変換バッファの
アドレス数×２倍のマシンサイクルが必要であつた。従
つて、性能向上の為、アドレス変換バッファのアドレス
数を増加させると、上記の無効コード登録時間のオーバ
ヘッドが増加する。パーシャルパージ動作の場合は、ア
ドレス変換バッファの登録率を上げるため新旧のアドレ
ス変換テーブルの先頭アドレスをレジスタ選択コードと
して記憶していることにより、アドレス変換テーブルの
先頭アドレスが変る度に、すべてのアドレス変換バッフ
ァを無効にする必要はなくなるが、パーシャルパージ動
作によつてアドレス変換バッファの全アドレス参照が必
要となり、の時、要する時間はパーシャルパージ命令の
場合と同様である。However, since the address bus also reflects the result of address calculation in the calculation control unit, the address conversion buffer can only be referenced for one address in one machine cycle of the processing device. However, the process of registering in the address translation buffer (including the process of replacing the registered address in the address translation buffer) and the reference processing of the address translation buffer accompanying normal memory reference operations require arithmetic processing of the instruction or operand address. Since the address calculation is performed using the control unit, it takes one or more machine cycles to refer to the address translation buffer. The same is true when performing a partial purge operation using a table instruction; it takes 2 machine cycles to register an invalid code to one address in the address translation buffer (one machine cycle is the cycle for registering an invalid code in the address translation buffer, and the other one This means that the number of addresses in the address translation buffer x twice the number of machine cycles is required to invalidate the address translation buffer. In order to increase the number of addresses in the address translation buffer, the overhead of the invalid code registration time described above will increase.In the case of partial purge operation, in order to increase the registration rate of the address translation buffer, the head of the old and new address translation tables is By storing addresses as register selection codes, there is no need to invalidate all address translation buffers every time the start address of the address translation table changes. When a reference is required, the time required is the same as for a partial purge instruction.

この発明の目的は、チェンジテーブル命令におけるパー
シャルパージ処理を不要とし、かつチェンジテーブル命
令によつてアドレス変換テーブルの先頭アドレスが更新
されたときのアドレス変換バッファの登録率を上げて、
システムでの処理効率を挙げることにある。上記の目的
を達成するため、本発明では、アドレス変換バッファの
参照アドレスを、論理アドレスによるだけでなくアドレ
ス変換テーブルの先頭アドレスを指定するアドレスビッ
ト群を含んで構成する。An object of the present invention is to eliminate the need for partial purge processing in a change table instruction, and to increase the registration rate of an address translation buffer when the start address of an address translation table is updated by a change table instruction.
The aim is to improve the processing efficiency of the system. In order to achieve the above object, in the present invention, the reference address of the address translation buffer is configured to include not only a logical address but also a group of address bits specifying the start address of the address translation table.

即ち、アドレス変換バッファのカラム指定を行うアドレ
スを、アドレス変換テーブルの先頭アドレスの一部のア
ドレスビットおよび論理アドレスの一部のアドレスビッ
トを用いて行う。そして、アドレス変換バッファへ登録
する論理アドレスデータとして、アドレス変換テーブル
の先頭アドレスおよび論理アドレスのアドレスビット群
でアドレス変換バッファのカラム指定アドレスに用いて
いない残りのビットを登録する。以下、実施例により本
発明を説明する。第２図は本発明によるアドレス変換バ
ッファとその周辺回路の一実施例を示したものである。That is, the address for specifying the column of the address translation buffer is performed using some address bits of the start address of the address translation table and some address bits of the logical address. Then, as logical address data to be registered in the address translation buffer, the remaining bits that are not used in the column designation address of the address translation buffer in the address bit group of the start address and logical address of the address translation table are registered. The present invention will be explained below with reference to Examples. FIG. 2 shows an embodiment of an address translation buffer and its peripheral circuits according to the present invention.

図において、先頭アドレスレジスタ１、アドレス演算回
路５、論理アドレスレジスタ６、実アドレスレジスタ７
、アドレス比較回路９、アドレス変換バッファ１０、登
録論理アドレスレジスタ１２、登録実アドレスレジスタ
１３、メモリアドレスレジスタ１４、メモリデータレジ
スタ１５、メインメモリ１６などは第１図と同様である
。１９はアドレス選択回路、２０はアドレス変換バッフ
ァ１０のアドレス指定を行う変換バッファアドレスレジ
スタ、２１は変換バッファアドレスレジスタ２０によつ
て指定されるアドレス変換バッファ１０の内容を設定す
る登録バリッドレジスタ、２２はバリッドビットを設定
しておくバリッドビットレジスタである。In the figure, a start address register 1, an address calculation circuit 5, a logical address register 6, and a real address register 7.
, address comparison circuit 9, address conversion buffer 10, registered logical address register 12, registered real address register 13, memory address register 14, memory data register 15, main memory 16, etc. are the same as those in FIG. 19 is an address selection circuit; 20 is a translation buffer address register for specifying the address of the address translation buffer 10; 21 is a registration valid register for setting the contents of the address translation buffer 10 specified by the translation buffer address register 20; 22 is a registration valid register; This is a valid bit register that sets valid bits.

さて、メモリ参照要求が発生すると、論理アドレスはア
ドレスバス１７で与えられる。Now, when a memory reference request occurs, a logical address is given via the address bus 17.

このアドレスバス１７の内容はマイクロ命令により論理
アドレスレジスタ６にセットされる。この時、論理アド
レスレジスタの一部（ｃで示す）および先頭アドレスレ
ジスタ１の一部（ａで示す）は変換バッファアドレスレ
ジスタ２０へセットされる。この変換バッファアドレス
レジスタ２０によつてアドレス変換バッファ１０のアド
レスを指定し、登録バリッドレジスタ２１、登録論理ア
ドレスレジスタ１２、登録実アドレスレジスタ１３にア
ドレス変換バッファ１０の出力がセットされる。登録バ
リッドレジスタ２１が“゜ｒ゛で、かつ登録論理アドレ
スレジスタ１２の内容と先頭アドレスレジスタ１の残り
の一部（ｂで示す）および論理アドレスレジスタ６の残
りの一部（ｄで示す）をアドレス比較回路９で比較し、
一致がとれた場合には、参照要求があつた論理アドレス
に対応する実アドレスは登録実アドレスレジスタ１３に
セットされており、これがアドレスバス１７を経由して
メモリアドレスレジスタ１４へセットされ、メモリ参照
を行う。アドレス比較回路９で比較一致がとれない場合
（登録バリッドレジスタ２１が゜“０゛の場合も含む）
には、アドレス選択回路１９を開いて、アドレス変換操
作をアドレス演算回路５を用いて行う。The contents of this address bus 17 are set in the logical address register 6 by a microinstruction. At this time, a part of the logical address register (indicated by c) and a part of the start address register 1 (indicated by a) are set in the conversion buffer address register 20. The address of the address translation buffer 10 is designated by the translation buffer address register 20, and the output of the address translation buffer 10 is set in the registered valid register 21, the registered logical address register 12, and the registered real address register 13. The registration valid register 21 is “゜r”, and the contents of the registration logical address register 12, the remaining part of the start address register 1 (indicated by b), and the remaining part of the logical address register 6 (indicated by d) are Compare with address comparison circuit 9,
If a match is found, the real address corresponding to the logical address for which the reference request was made is set in the registered real address register 13, and this is set in the memory address register 14 via the address bus 17, and the memory reference is performed. I do. When the address comparison circuit 9 cannot find a comparison match (including when the registered valid register 21 is ゜“0゛”)
In this case, the address selection circuit 19 is opened and the address conversion operation is performed using the address calculation circuit 5.

この時、順次アドレス変換テーブルをメインメモリ１６
からデータバス１８を経由して読み出し、得られた実ア
ドレスを実アドレスレジスタヘセツトする。そして、バ
リッドビットレジスタ２２を“゜１゛とする。その後、
先頭アドレスレジスタ１の一部（ａで示す）および論理
アドレスレジスタ６の一部（ｄで示す）、実アドレスレ
ジスタ７さらにバリッドビットレジスタ２２の内容を、
変換バッファアドレスレジスタ２０で示されるアドレス
変換バッファ１０の該当カラムに格納する。この時、ア
ドレス変換して得た実アドレスレジスタ７の内容は、登
録実アドレスレジスタ１３を経由してアドレスバス１７
にセットされ、メモリ参照を行う。次にパージバッファ
命令に対する動作について説明する。At this time, the address conversion table is sequentially stored in the main memory 16.
The real address is read from the real address via the data bus 18, and the obtained real address is set in the real address register. Then, set the valid bit register 22 to “゜1”. After that,
A part of the start address register 1 (indicated by a), a part of the logical address register 6 (indicated by d), the real address register 7, and the contents of the valid bit register 22,
It is stored in the corresponding column of the address translation buffer 10 indicated by the translation buffer address register 20. At this time, the contents of the real address register 7 obtained by address conversion are transferred to the address bus 17 via the registered real address register 13.
is set to perform a memory reference. Next, the operation for the purge buffer command will be explained.

パージバッファ命令が発行されると、アドレスバス１７
へはマイクロ命令により４“０゛をセットする。このア
ドレスバス１７のデータを、バリッドビットレジスタ２
２および変換バッファアドレスレジスタ２０へ取り込む
。この後、アドレス変換バッファ１０のバリッドビット
部（ｇで示す）に対する書き込み動作をマイクロ命令指
示により行つたのち、アドレス演算を行い、アドレスバ
ス１７の内容を＋１して、再び変換バッファアドレスレ
ジスタ２０にセットし、アドレス変換バッファ１０への
書き込み動作を行う。以下、順次アドレス変換バッファ
１０へバリッドビット部゜“０゛の書き込み動作を行い
、変換バッファアドレスレジスタ２０からキャリーが生
じて、アドレス変換バッファ１０のすべてのカラムのバ
リッドビット部（ｇで示す）に“゜０゛を登録した時点
で命令を終了する。チェンジテーブル命令における動作
は、チェンジテーブル命令の発行により新しく指定され
たアドレス変換テーブル１０の先頭アドレスを先頭アド
レスレジスタ１へセットして命令を終了する。When a purge buffer command is issued, the address bus 17
is set to 4"0" by a microinstruction.The data on this address bus 17 is stored in the valid bit register 2.
2 and the conversion buffer address register 20. After that, a write operation is performed to the valid bit section (indicated by g) of the address conversion buffer 10 by a microinstruction instruction, and then an address operation is performed, the contents of the address bus 17 are incremented by 1, and the contents are written to the conversion buffer address register 20 again. and performs a write operation to the address translation buffer 10. Thereafter, the valid bit section "0" is sequentially written to the address translation buffer 10, and a carry is generated from the translation buffer address register 20, and the valid bit section (indicated by g) of all columns of the address translation buffer 10 is written. The command ends when “゜0゛” is registered. The operation of the change table instruction is to set the start address of the address conversion table 10 newly specified by issuing the change table instruction into the start address register 1, and then terminate the instruction.

後続のメモリ参照要求に対しては、新しく設定された先
頭アドレスレジスタ１の内容によつて、メモリ参照の論
理アドレスとともに構成するアドレスでアドレス変換バ
ッファ１０を参照する。以上の説明から明らかな如く、
本発明よれば次のような効果を得ることができる。（１
）チェンジテーブル命令におけるパーシャルパージ動作
が不要となる。For subsequent memory reference requests, the address translation buffer 10 is referred to using the address configured together with the logical address for memory reference based on the contents of the newly set start address register 1. As is clear from the above explanation,
According to the present invention, the following effects can be obtained. (1
) Partial purge operation in change table instructions is no longer necessary.

すなわち、アドレス変換テーブルの先頭アドレスビット
と、メモリ参照の論理アドレスビットとで得られるアド
レスビット群で構成するアドレスによつてアドレス変換
バッファを参照することで、先頭アドレスレジスタの書
き換えのみ行えば、チェンジテーブル命令を終了させる
ことができ、アドレス変換テーブルの書き換えに伴う処
理を大幅に性能向上させることが可能となる。（１１）
アドレス変換テーブルの先頭アドレスの一部をアドレス
変換バッファのカラムアドレス指定に用いることにより
、アドレス変換テーブルの各先頭アドレス群に対応する
アドレス変換バッファを割当てることが可能となり、ア
ドレス変換バッファの使用効率を上げて、アドレス変換
に伴う処理速度を向上せしめることができる。In other words, by referencing the address translation buffer with an address consisting of a group of address bits obtained from the start address bit of the address translation table and the logical address bit of the memory reference, changes can be made by simply rewriting the start address register. It is possible to terminate the table command, and it is possible to significantly improve the performance of processing associated with rewriting the address translation table. (11)
By using part of the start address of the address translation table to specify the column address of the address translation buffer, it is possible to allocate the address translation buffer corresponding to each start address group of the address translation table, increasing the efficiency of address translation buffer usage. It is possible to increase the processing speed associated with address conversion.

図面の簡単な説明第１図は従来技術におけるアドレス変
換バッファとその周辺回路構成を示す図、第２図は本発
明によるアドレス変換バッファとその周辺回路の一実施
例を示す図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing the configuration of an address translation buffer and its peripheral circuits in the prior art, and FIG. 2 is a diagram showing an embodiment of the address translation buffer and its peripheral circuits according to the present invention.

１〜３・・・・・・先頭アドレスレジスタ、４・・・・
・ルジスタ選択回路、５・・・・・アドレス演算回路、
６・・・論理アドレスレジスタ、７・・・・・・実アド
レスレジスタ、８・・・・・ルジスタ選択コード、９・
・・・・アドレス比較回路、１０・・・・・アドレス変
換バッファ、１１・・・・登録コードレジスタ、１２・
・・・・・登録論理アドレスレジスタ、１３・・・・・
・登録実アドレスレジスタ、１４・・・・・・メモリア
ドレスレジスタ、１５・・・メモリデータレジスタ、１
６・・・・・メインメモリ、１７・・・・・アドレスバ
ス、１８・・・・・・データバス、１９・・・・・アド
レス選択回路、２０・・・・・・変換バッファアドレス
レジスタ、２１・・・・・登録バリッドレジスタ、２２
・・・・・・バリッドビットレジスタ。1 to 3...Start address register, 4...
・Registor selection circuit, 5...address calculation circuit,
6... Logical address register, 7... Real address register, 8... Lujistar selection code, 9...
... Address comparison circuit, 10 ... Address conversion buffer, 11 ... Registration code register, 12.
...Registered logical address register, 13...
・Registered real address register, 14...Memory address register, 15...Memory data register, 1
6... Main memory, 17... Address bus, 18... Data bus, 19... Address selection circuit, 20... Conversion buffer address register, 21...Registered valid register, 22
...Valid bit register.

Claims (1)

【特許請求の範囲】[Claims] １ アドレス変換テーブルの先頭アドレスの一部と、論
理アドレスの一部とからなるアドレスビット群をアドレ
ス変換バッファの参照アドレスとして用い、且つ前記先
頭アドレスおよび論理アドレスのそれぞれの残りの部分
からなるビット群をアドレス変換バツフアへ登録するア
ドレスデータとして用いるよう構成したことを特徴とす
るアドレス変換機能を有する情報処理装置。1. An address bit group consisting of a part of the starting address and a part of the logical address of the address translation table is used as a reference address of the address translation buffer, and a bit group consisting of the remaining parts of each of the starting address and the logical address. An information processing device having an address conversion function, characterized in that the information processing device is configured to use the address data as address data to be registered in an address conversion buffer.