JPS6042968B2 - information processing equipment - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置に関し、特に情報処理装置にお
けるプログラムデバッグの効率を改善する技術に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing apparatus, and more particularly to a technique for improving the efficiency of program debugging in an information processing apparatus.

一般にベースアドレスと相対アドレスを用いる情報処
理装置においては、ベースアドレスを格納するベースレ
ジスタからベースアドレスが取り出され、命令語に含ま
れる相対アドレスと演算（通常は加算）されて実メモリ
のアドレスが作られる。In an information processing device that generally uses a base address and a relative address, the base address is retrieved from the base register that stores the base address, and is calculated (usually added) with the relative address included in the instruction word to create a real memory address. It will be done.

このアドレスは、１つのプログラム実行中も複数必要な
ので、複数のベースレジスタが用いられかつ通常はまと
まつた機能ブロック毎に異なるベースアドレスが用いら
れることが多い。 また、情報処理装置は、情報処理装
置に用いられるプログラムの正しさを検査して修正する
プログラムデバッグを行う際の効率を改善するために種
々の機能を有していて、この１つの機能が第１図に示す
トレースモードである。Since a plurality of addresses are required even during the execution of one program, a plurality of base registers are used, and a different base address is often used for each functional block. In addition, information processing devices have various functions to improve efficiency when performing program debugging to check and correct the correctness of programs used in the information processing device. This is the trace mode shown in Figure 1.

第１図に示すトレースモードにおいて、トレースモード
を動作するトレース対象プログラム１の一命令が実行さ
れるたびにトレースプログラム２へのジャンプ（プログ
ラム割込みを含む）が自動的に発生し、トレースプログ
ラム２はその命令の実行結果やアドレスなどを格納ある
いは分析してプログラムの誤りの検出、プログラムの異
常が起つたときの原因究明のための情報を提供するなど
の機能をもつている。この場合、必要な情報の格納や分
析が終了すると、トレースプログラム２からトレース対
象プログラム１に制御が戻され、そこで１命令を実行後
に再びトレースプログラム２に戻り、以下同じ動作をく
り返す。このようにして、トレースプログラム２に切替
わるとトレースモードは自動的に解除され通常の速度で
トレースプログラム２が実行される。しカルながら、ト
レースの対象となるプログラムは、一命令毎にトレース
プログラム２の処理が割込むので、通常のモードで実行
される場合に比較して非常に長い時間を必要とし、トレ
ースプログラム２のステップ数をＮとすればＮ十１倍の
時間を必要とする。 このため、大きなプログラムをト
レースモードでデバッグする際に、全体をトレースモー
ドで実行するとデバッグに要する時間が長くかかりすぎ
て効率が著しく低下する。In the trace mode shown in FIG. 1, a jump to the trace program 2 (including program interrupts) automatically occurs every time one instruction of the trace target program 1 running in the trace mode is executed, and the trace program 2 automatically jumps to the trace program 2 (including program interrupts). It has functions such as storing or analyzing the execution results and addresses of the instructions, detecting program errors, and providing information for investigating the cause of program abnormalities. In this case, when the storage and analysis of the necessary information is completed, control is returned from the trace program 2 to the trace target program 1, where after executing one instruction, the program returns to the trace program 2 and repeats the same operation. In this way, when switching to trace program 2, the trace mode is automatically canceled and trace program 2 is executed at normal speed. However, since the program to be traced is interrupted by the processing of trace program 2 for each instruction, it takes a very long time compared to when it is executed in normal mode. If the number of steps is N, it will take N11 times as much time. For this reason, when debugging a large program in trace mode, if the entire program is executed in trace mode, the debugging time will be too long, resulting in a significant drop in efficiency.

これを避けるためには、すでにデバッグの完了した部分
などはトレースモードでなく通常の動作モードで実行さ
せることが有利であり、１つのプログラムの一部区間の
みをトレースモードて実行するよう指定する機能が有効
である。このような指定の方法としては、（１）トレー
スモードをセットおよびリセットする命令をプログラム
中に挿入する。（２）トレースモードで動作すべき区間
を指定するための特別のレジスタを設け、このレジスタ
にトレースモードで動作すべき区間の両端のアドレスを
セットするなどが用いられていた。しかしながら、前記
（１）の方法の場合には、プログラムデバツク終了後は
、これらの命令を除去するか命令が無効になるようにハ
ードウェアモードをセットする機能が必要である。この
ように、命令を除去する場合には、外部から簡単に変更
できないので、プログラムの変更が必要で、また命令が
無効になるようにハードウェアモードをセットした場合
には、１部プログラムにのみをトレースモードで動作さ
せることが不可能になるなどの不便があつた。また前記
（２）の方法の場合には、トレースしたい区間が多数あ
るときそれぞれに対してアドレス指定のレジスタが必要
となり、多くすればする程にコスト高およびトレース区
間判定のためのアドレスのチェックに要するハードウェ
ア処理時間がのびるなどの欠点があつた。本発明の目的
は、上記従来の欠点を除去するためにコスト、性能への
影響が非常に少い方法により多数の区間に対して部分的
にトレースモードでプログラムを実行する機能を有する
情報処理装置を提供することにある。To avoid this, it is advantageous to run parts that have already been debugged in normal operation mode rather than trace mode, and there is a function that specifies that only a part of a program be executed in trace mode. is valid. As a method of such specification, (1) instructions for setting and resetting the trace mode are inserted into the program. (2) A special register was provided to specify the section to be operated in trace mode, and the addresses of both ends of the section to be operated in trace mode were set in this register. However, in the case of method (1), after program debugging is completed, a function is required to remove these instructions or set the hardware mode so that the instructions are invalidated. In this way, when removing an instruction, it is necessary to change the program because it cannot be easily changed from the outside, and if the hardware mode is set to disable the instruction, only one part of the program will be removed. There were some inconveniences such as it becoming impossible to operate in trace mode. In addition, in the case of method (2) above, when there are many sections to be traced, a register for specifying an address is required for each section, and the more the register, the higher the cost and the need to check addresses for determining the trace section. There were drawbacks such as the required hardware processing time. An object of the present invention is to provide an information processing apparatus having a function of partially executing a program in trace mode for a large number of sections using a method with very little influence on cost and performance in order to eliminate the above-mentioned conventional drawbacks. Our goal is to provide the following.

本発明は、ベースアドレスと該ベースアドレスからの相
対アドレスを加算することにより実際のアクセスに用い
るメモリアドレスを生成する方式の情報処理装置におい
て、前記ベースアドレスに付随した情報ビットによりト
レースモードで動作するかを指定し、前記ベースアドレ
スを使用する命令に対してのみ前記トレースモードを有
効にすることを特徴とする情報処理装置を提供すること
にある。The present invention provides an information processing device that generates a memory address used for actual access by adding a base address and a relative address from the base address, which operates in a trace mode using information bits attached to the base address. An object of the present invention is to provide an information processing device characterized in that the trace mode is enabled only for instructions that use the base address.

次に本発明の実施例について図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.

第２図ＡおよびＢは情報処理装置の部分的構成図を示す
。第２図Ａは本発明を実施したコンピュータの命令アド
レスレジスタ１０を示し、この命令アドレスレジスタ１
０は指示部１０ａおよびアドレス部１０ｂから構成され
ている。第２図Ｂは本発明を実施したコンピュータのベ
ースレジスタ群１１の構造を示し、このベースレジスタ
群１１はベースレジスタ１２，１３，１４・・・ １（
Ｎ一１）、１Ｎから構成されている。このようなベース
レジスタ１２は、トレースモードの指定を格納する指示
部１２ａおよびアドレス状報を格納するベースアドレス
１２ｂ部から構成され、ベースレジスタ１３〜１Ｎも同
様に指示部１３ａ〜１Ｎａおよびベースアドレス部１２
ｂ〜１Ｎｂから構成され、Ｂはベースレジスタ１４のベ
ースアドレス部１４ｂ．．Ｒ２はベースレジスタ１４を
それぞれ示している。なお、このようなベースレジスタ
“群１１は、汎用レジスタと兼ねる場合もある。第２図
Ｃは本発明を実施したコンピュータの命令語２０の形式
を示し、２０ａは命令コードで、仮にベースレジスタ１
４を指定しそのレジスタ１４に含まれているベースアド
レス部Ｂからの相対アドレス（仮りにＤとする）を指定
したことを示し、この場合実際にアクセスされるアドレ
スはＢ＋Ｄとなる。上記のような本発明に係る情報処理
装置においては、ベースレジスタ１４の指示部１４ａに
トレ”−スモードが指示されていた（たとえばビットが
゜“１゛になつていた）とすれば、この命令実行後にト
レースプログラムに制御を移すために、プログラム割込
を発生し、もし指示されていなければ（たとえばビット
が“゜０゛になつていれば）引き続き次の命令実行に移
る。FIGS. 2A and 2B show partial configuration diagrams of the information processing device. FIG. 2A shows an instruction address register 10 of a computer embodying the present invention.
0 is composed of an instruction section 10a and an address section 10b. FIG. 2B shows the structure of a base register group 11 of a computer embodying the present invention, and this base register group 11 consists of base registers 12, 13, 14, . . . 1 (
N-1), 1N. Such a base register 12 is composed of an instruction section 12a that stores a trace mode designation and a base address section 12b that stores address information, and the base registers 13 to 1N similarly include instruction sections 13a to 1Na and a base address section. 12
b to 1Nb, and B is the base address part 14b of the base register 14. ．． R2 indicates the base register 14, respectively. Note that such a base register group 11 may also serve as a general-purpose register. FIG. 2C shows the format of an instruction word 20 of a computer implementing the present invention.
4 indicates that a relative address (temporarily assumed to be D) from the base address section B included in the register 14 has been specified, and in this case, the address actually accessed is B+D. In the information processing device according to the present invention as described above, if the trace mode is specified in the instruction section 14a of the base register 14 (for example, the bit is set to ゜``1''), then this instruction In order to transfer control to the trace program after execution, a program interrupt is generated, and if no instruction is given (for example, if the bit becomes "0"), execution continues to proceed to the next instruction.

また、ブランチ命令の時には、Ｂ＋Ｄは次に実行すべき
命令語のアドレスを示しているので、命令アドレスレジ
スタ１０のアドレス部１０ｂに命令語のアドレスが格納
される。さらに命令アドレスレジスタ１０の指示部１０
ａには、ベースレジスタ１４の指示部１４ａが格納され
る。この場合、命令語は、命令アドレスレジスタ１０の
指定に従つて取り出されるが、この時に命令アドレスレ
ジスタ１０の指示部１０ａ力外レースモードを指示して
いたら、その命令実行後にトレースプログラムへの割込
みを発生させる。前記命令アドレスレジスタ１０の指示
部１０ａの内容は、別のブランチ命令などにより新しい
指示が格納されるまで同一内容を保持することにより、
ブランチ命令後の一連の命令をトレースモードで実行で
きるようにする。このような、ブランチ命令がブランチ
先のアドレスを得るために用いたベースレジスタ１２の
指示部１２ａ〜１Ｎａにトレースモード指定があつた場
合、このブランチ命令実行直後にプログラム割込みを発
生させるか否かは、情報処理装置の設計思想に応じてい
ずれに設定してもよい。第３図は第２図ＡおよびＢに示
す装置に情報を格納する場合の詳細図でベースレジスタ
群１１は、ベースレジスタ１２，１３，１４，１５，１
６，１７から構成され、これらのベースレジスタ１２〜
１７は指示部１２ａ〜１７ａおよびベースアドレス部１
２ｂ〜１７ｂから構成されている。Further, in the case of a branch instruction, since B+D indicates the address of the instruction word to be executed next, the address of the instruction word is stored in the address section 10b of the instruction address register 10. Further, the instruction section 10 of the instruction address register 10
The instruction section 14a of the base register 14 is stored in a. In this case, the instruction word is retrieved according to the specification of the instruction address register 10, but if at this time the instruction section 10a of the instruction address register 10 indicates the external race mode, an interrupt to the trace program will be generated after the instruction is executed. generate. The contents of the instruction section 10a of the instruction address register 10 are kept the same until a new instruction is stored by another branch instruction or the like.
Enables execution of a series of instructions after a branch instruction in trace mode. When a trace mode is specified in the instruction sections 12a to 1Na of the base register 12 used by a branch instruction to obtain the branch destination address, it is determined whether or not a program interrupt is generated immediately after execution of this branch instruction. , may be set to any value depending on the design concept of the information processing device. FIG. 3 is a detailed diagram of the case where information is stored in the devices shown in FIGS. 2A and 2B.
6 and 17, and these base registers 12 to 17
17 indicates instruction sections 12a to 17a and base address section 1
It is composed of 2b to 17b.

前記指示部１２ａ，１３ａ，１５ａ，１７ａにはトレー
スモードが指示されてなくビットが“゜０゛になつてい
て、また指示部１４ａ，１６ａにはトレースモードが指
示されていてビットが゜“１゛になつている。またメモ
リ２１には、プログラムＡ，Ｂ，ＣおよびデータＡ，ｂ
，ｃを有し、このようなメモリ２１と前記ベースレジス
タ群１１は鎖線のように対応している。このようなメモ
リ２１は、プログラムＡ，Ｂ，Ｃの中の特定のプログラ
ム（第３図ではＣ）のみをトレースモードで実行する。In the instruction sections 12a, 13a, 15a, and 17a, the trace mode is not instructed and the bit is set to "0", and in the instruction sections 14a and 16a, the trace mode is instructed and the bit is set to "1". I'm getting older. The memory 21 also contains programs A, B, C and data A, b.
, c, and the memory 21 and the base register group 11 correspond to each other as shown by the chain line. Such memory 21 executes only a specific program (C in FIG. 3) among programs A, B, and C in trace mode.

これは、その特定のプログラムのベースアドレスを含む
ベースレジースタ（第３図ではベースレジスタ１４ａ）
にトレースモードを指示することによる。またメモリ２
１は、データＡ，ｂ，ｃの中の特定のデータ（第３図で
はａ）にアクセスする命令に対してのみトレースモード
を有効にする。これは、その特定のデータのベースアド
レスを含むベースレジスタ（第３図ではベースレジスタ
１６ａ）にトレースモードを指示することによる。この
ようなベースレジスタ１２〜１７の指示部１２ａ〜１７
ａおよび命令アドレスレジスタ１０の指示部１０ａへの
情報の格納は、パネルなどのスイッチから出来るように
してもよいし、また特殊な制御命令を用いてプログラム
により格納できるようにしてもよい。この場合、指示部
１２ａ〜１７ａおよび指示部１０ａは、ベースレジスタ
あるいは命令アドレスレジスタに含まれるように構成し
てもよく、また一対一に対応した別のレジスタに構成し
てもよい。また、以上説明したような機能全体を有効ま
たは無効にする制御を外部の手動スイッチまたはプログ
ラム指定によつて行うことも容易である。この場合、プ
ログラムで機能を有効または無効にする制御を行なう場
合は、マルチプログラム環境下においてもデバッグした
い特定のプログラムを実行する時のみ選択的に機能を働
かせることができる。第４図はセグメンテーシヨンを行
なつている場合で、セグメントデスクリスタ２２は指示
部２２ａおよびセグメントベースアドレス２２ｂを有し
、みたメモリ２３には、プログラムまたはデータの機能
的単位であるセグメントが格納されている。This is the base register (base register 14a in Figure 3) containing the base address of that particular program.
By instructing the trace mode to . Also memory 2
1 enables the trace mode only for instructions that access specific data (a in FIG. 3) among data A, b, and c. This is done by instructing the trace mode to the base register (base register 16a in FIG. 3) containing the base address of that particular data. The instruction parts 12a to 17 of such base registers 12 to 17
Information may be stored in the instruction section 10a of the command address register 10 by a switch on a panel or the like, or by a program using a special control command. In this case, the instruction units 12a to 17a and the instruction unit 10a may be configured to be included in a base register or an instruction address register, or may be configured as separate registers with one-to-one correspondence. Further, it is also easy to perform control to enable or disable the entire function as described above by using an external manual switch or program designation. In this case, if a program controls enabling or disabling a function, the function can be selectively activated only when a specific program to be debugged is executed even in a multi-program environment. FIG. 4 shows a case where segmentation is being performed, and the segment descriptor 22 has an instruction section 22a and a segment base address 22b, and the memory 23 stores segments, which are functional units of programs or data. has been done.

このようなセグメンテーシヨンを行なつている情報処理
装置では、セグメントのベースアドレス２２ｂなどを指
定するためにセグメントデスクリプタ２２が用いられ、
各命令語はセグメント内の相対アドレスを有している。In an information processing device that performs such segmentation, a segment descriptor 22 is used to specify the base address 22b of a segment, etc.
Each instruction word has a relative address within the segment.

この場合、セグメントデスクリプタは、前述の第３図に
示すトレースモードの場合のベースアドレスと同様に各
命令の使用するアドレスを生成するために用いられる。
したがつて、セグメントデスクリプタ２２の中にトレー
スモードの指示部２２ａを設けることにより、前述の第
３図に示す実施例の場合と全く同じ効果を実施すること
ができる。また、セグメントデスクリプタ２２を高速に
とり出す目的でこれをレジスタに格納することが多いが
、この場合は第３図に示す実施例と同じくレジスタにト
レースモード指示部を付随させる方式を用いることがで
きる。このような本発明に係る情報処理装置によれば、
トレースモードの指定をベースアドレス毎に行えるよう
にして、トレースモードが指定されたベースアドレスを
使用したときその命令実行後にトレースプログラムへ制
御が移行し、ベースレジスタの数と同等の区間を同時に
かつ個個にトレースモードで動作するか否かを制御でき
る。In this case, the segment descriptor is used to generate addresses used by each instruction, similar to the base address in the trace mode shown in FIG. 3 described above.
Therefore, by providing the trace mode instruction section 22a in the segment descriptor 22, exactly the same effect as in the embodiment shown in FIG. 3 described above can be achieved. Further, in order to retrieve the segment descriptor 22 at high speed, it is often stored in a register, but in this case, it is possible to use a method in which a trace mode instruction part is attached to the register, as in the embodiment shown in FIG. According to such an information processing device according to the present invention,
The trace mode can be specified for each base address, and when the trace mode uses the specified base address, control is transferred to the trace program after the instruction is executed, and the trace mode can be specified for each base address simultaneously and individually. You can control whether or not to operate in trace mode individually.

したがつて、デバッグするプログラムのどの部分がどの
ベースアドレスあるいはどのベースレジスタを用いるか
を知つていれば、その部分のみトレースモードで実行す
ることが容易にできる。本発明は以上説明したようにベ
ースレジスタあるいはセグメントデスクリプタなどベー
スアドレスに対応した部分にトレースモード指示情報を
設けるように構成することにより、ベースアドレスａを
使用する命令のみにトレースモードを有効にすることが
できプログラムデバツクの効率を改善する効果がある。Therefore, if you know which part of the program to be debugged uses which base address or which base register, you can easily execute only that part in trace mode. As explained above, the present invention is configured to provide trace mode instruction information in a portion corresponding to a base address such as a base register or segment descriptor, thereby enabling trace mode only for instructions that use base address a. This has the effect of improving the efficiency of program debugging.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本発明に係る情報処理装置を示し、第１図はトレ
ースモードの原理図、第２図ＡおよびＢは情報処理装置
の部分的構成図、第２図Ｃは命令語の形式の説明図、第
３図は第２図ＡおよびＢに示す装置に情報を格納する場
合の詳細説明図、第４図はセグメンテーシヨンを行なう
使用例の説明図である。 １０・・・・・・命令アドレスレジスタ、１０ａ・・・
・・・指示部、１０ｂ・・・・アドレス部、１１・・・
・・・ベースレジスタ群、１２〜１Ｎ・・・・・・ベー
スレジスタ、１２ａ〜１Ｎａ・・・・・・指示部、１２
ｂ〜１Ｎｂ・・・・・・ベースアドレス、２０・ ・・
命令語、２０ａ・・・・・・命令コード、２１，２３・
・・・・メモリ、２２・ ・・セグメントデスクリスタ
、２２ａ・・・・・・指示部、２２ｂ・・・・・・セグ
メントベースアドレス。The drawings show an information processing device according to the present invention, in which FIG. 1 is a principle diagram of trace mode, FIG. 2 A and B are partial configuration diagrams of the information processing device, and FIG. 2 C is an explanatory diagram of the format of command words. , FIG. 3 is a detailed explanatory diagram of the case where information is stored in the apparatus shown in FIGS. 2A and B, and FIG. 4 is an explanatory diagram of an example of use in which segmentation is performed. 10...Instruction address register, 10a...
...Instruction section, 10b....Address section, 11...
... Base register group, 12 to 1N ... Base register, 12a to 1Na ... Instruction section, 12
b~1Nb・・・Base address, 20...
Instruction word, 20a...Instruction code, 21, 23.
...Memory, 22...Segment delister, 22a...Instruction section, 22b...Segment base address.

Claims (1)

【特許請求の範囲】[Claims] １ ベースアドレスと該ベースアドレスからの相対アド
レスを加算することにより実際のアクセスに用いるメモ
リアドレスを生成する方式の情報処理装置において、前
記ベースアドレスに付随した情報ビットによりトレース
モードで動作するかを指定し、前記ベースアドレスを使
用する命令に対してのみ前記トレースモードを有効にす
ることを特徴とする情報処理装置。1 In an information processing device that generates a memory address used for actual access by adding a base address and a relative address from the base address, specify whether to operate in trace mode using the information bit attached to the base address. The information processing apparatus is characterized in that the trace mode is enabled only for instructions that use the base address.