JPS6042954B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、発音割当て方式の電子楽器の改良に関する
。 〔従来の技術〕 発音割当て方式の電子楽器は、複数の楽音発生チャンネ
ルを有するウエイブジエネレータと、このウエイブジエ
ネレータの各チャンネルに、押下された鍵盤キーの発音
を割当てるアサイナとを有して構成される。 〔発明が解決しようとする問題点〕 ところで、従来のこの種の電子楽器にあつては、アサイ
ナとウエイブジエネレータとが直結されているので、ウ
エイブジエネレータの構成を簡単に変更できず、また、
両者を同期動作させる必要があるので、設計上の制約が
ある。 また、アサイナとウエイブジエネレータとは通常別個の
１５１チップによつて構成されるが、上述した従来の電
子楽器は両チップ間の配線数が増える欠点があ’る。〔
問題点を解決するための手段〕 この発明は、上記の欠点を解消するためになされたもの
で、アサイナを、各チヤンネルヘの音の割当てに対応し
て、割当てた音に関する周波数デ・ 一タおよびエンベ
ロープデータを各チャンネル毎にバスに順次出力するよ
うに構成し、また、ウエイブジエネレータを、上記バス
に送出された上記周波数データおよびエンベロープデー
タを上記各チャンネルごとにそれぞれ記憶する記憶手段
と、上記記憶手段に記憶された周波数データを各チャン
ネルごとにそれぞれ演算して各チャンネルの位相データ
を形成して時分割出力する第１の演算手段と、上記記憶
手段に記憶されたエンベロープデータを各チャンネルご
とにそれぞれ演算して各チャンネルのエンベロープ波形
データを形成して時分割出力する第２の演算手段と、上
記第１および第２の演算手段から出力されると位相デー
タおよびエンベロープ波形データに基づき各チャンネル
ごとに時分割で楽音波形を形成する楽音波形形成手段と
から構成したことを特徴としている。 〔実施例〕以下、この発明の一実施例を図面を参照して
詳細に説明する。 最初に、この実施例において用いられる楽音波形形成の
基本原理について説明する。 まず、この実施例においては、ｙ＝ＡＳＩＮ（ωなる周
波数変調演算の式に基づいて、ディジタル方式によつて
楽音波形が形成される。 この（１）式において、Ａは楽音波形の振幅を決定する
要素であり、ωｏは周波数変調における搬送波の周波数
を決定する要素であり、また、ω１，ω２および１１，
１１は周波数変調における変調波の周波数および振幅を
決定する要素てある。第１図、上記（１）式に基づいて
楽音波形を形成する場合の基本的回路構成の一例を示す
図であり、この図においてＡＣＣｌ〜ＡＣＣ３はいずれ
も累算器である。 これらの累算器ＡＣＣｌ〜ＡＣＣ３は各々、各入力端に
供給される位相の増分値Δω１，Δω２，Δωｏを一定
周期のクロックパルスに従つて累算し、その累算結果を
順次出力する。サインテーブルＳＩＮｌ，ＳＩＮ２は共
にサイン波形の各瞬時値を記憶しているメモリであり、
累算器−ＡＣＣｌ，ＡＣＣ２の出力が各々アドレス信号
として供給されると、同じアドレス信号に対応する番地
内に記憶されている瞬時値が読出され乗算回路Ｍｌ，Ｍ
２へ各々供給される。以上の構成において、例えば累算
器ＡＣＣｌが−ＲＯョから累算を開始し、そして、オー
バフローするまでの期間で、サインテーブルＳＩＮｌか
ら丁度１周期分のサイン波の各瞬時値が順次読出される
。 この場合、累算器ＡＣＣｌの累算速度は、クロックパル
スの周波が一定であることから一定であり、したがつて
、位相の増分値Δω１が一定の場合、サインテーブルＳ
ＩＮｌから出力されるサイン波の周期は一定となる。言
い換えれば、位相の増分値Δω１の値を変化させるこに
より、サインテーブルＳＩＮｌから出力されるサイン波
の周期（周波数）を変化させることができる。例えば、
位相の増分値Δω１を大とすれば、サイン波の周期は小
となり、また、増分値Δω１を小とすれば”サイン波の
周期が大となる。また、累算器ＡＣＣｌ〜ＡＣＣ３にお
いて各々行われる累算を式によつて示すと、となる。 なお、これらの式においてω１１Ｎ，，ω２１ＮＴ９ω
０ＩＮＴは各々位相の初期値であるＯ再び第１図に戻る
と、乗算器Ｍ１はサインテーブルＳＩＮｌの出力と、前
記第（１）式における１１の値を発生する数値発生回路
１１の出力とを乗算するもので、その出力は加算回路Ａ
Ｕへ供給される。同様に、乗算器Ｍ２はサインテーブル
ＳＩＮ２の出力と、第（１）式における１２の値を発生
する数値発生回路１２の出力とを乗算し、乗算結果を加
算回路ＡＵへ出力する。加算回路ＡＵは乗算器Ｍｌ，Ｍ
２、累算器ＡＣＣ３の各出力を加算し、加算結果をサイ
ンテーブルＳＩＮ３へアドレス信号として供給する。サ
インテーブルＳＩＮ３は前述したサインテーブルＳＩＮ
ｌ，２と同一構成てあり、その出力は乗算回路Ｍ３へ供
給される。乗算器Ｍ３はサインテーブルＳＩＮ３の出力
と、第（１）式におけるＡの値を発生する数値発生回路
Ａの出力とを乗算し、その乗算結果を出力する。しかし
て、以上の説明から明らかなように、第１図に示す各ブ
ロックの出力は各々、第（１）式における次の各要素に
対応している。 すなわち、乗算器Ｍ３の出力として第（１）式に示す波
形が得られる。 なお、乗算器Ｍ３の出力は当然のことながらディジタル
データである。したがつて、楽音波形を得るには、この
データをＤ／Ａ（ディジタル／アナログ）変換器によつ
てアナログ波形とする必要がある。以上、楽音波形形成
回路の基本的構成について述べたが、次に、この実施例
における楽音波形形成の過程を更に詳しく述べる。 この実施例は、前記第（１）式のＡ，ω０，１１，１２
，ω１，ω２の各々を楽音の発生から停止までの間に適
宣変化させ、これにより、形成される楽音がより自然楽
器の楽音に近づくように構成されている。 すなわち、この実施例においては、楽音波形の振幅エン
ベロープを例えば第２図に示すものとすれば、このエン
ベロープにおける楽音発生時点ｔ１から楽音停止時点Ｔ
２までの間を８個のセグメント０〜７に分割し、各セグ
メント毎に上記，Ａ，ω。，１１・・・・・・として別
個の値（同じ値の場合もある）を設定し、この設定され
た値に基づいて第（１）式の楽音波形を形成する。また
この場合、各セグメント内においても上記Ａ，ｌｌ，ｌ
２の各値が各々変化し、これにより、形成される楽音波
形が；各セグメント０〜７内においても順次変化するよ
うになつている。そして、各セグメント０〜７内におけ
るＡ，ｌｌ，ｌ２の各値の変化は以下の式に基づいて行
なわれる。 なお、これらの式においてΔＡ，Δ１１，Δ１２は各々
第（１）式におけるＡ，ｌｌ，ｌ２の増分値、Ａ！ＮＴ
，ｌｌ！Ｎτ９１２！ＮＴは各々Ａ９ｌｌ９ｌ２の初期
値であるＯまた、セグメント０〜７の各々の時間幅は、
後述するセグメンデータ、すなわち、レイトカウントデ
ータＲＣＤＯ−ＲＣＤ７およびエンベロカウントデータ
ＥＣＤＯ上ＣＤ７によつて決定されるようになつている
。 しかして、以上述べたことから明らかなように、この実
施例においては１つの楽音波形（１個のキー操作によつ
て発生する楽音波形）を発生するために、次の各データ
（合計７０Ｗ０ＲＤ：１Ｗ０ＲＤ＝１６ビット）を必要
とする。 （４）第１表および第２表に示す増分値（４８Ｗ０ＲＤ
）（Ｂ）初期値（６Ｗ０ＲＤ） Ａ！ＮＴ９ｌｌ！ＮＴ９ｌ２工ＮＴ ωＯ ！ＮＴ９ω１ ！ＮＴ９ω２１ＮＴ（Ｃ）セグメ
ントデータ（１６Ｗ０ＲＤ）レイトカウントデータＲＣ
ＤＯ−ＲＣＤ７エンベロープカウントデータＥＣＤＯ上
ＣＤ７したがつて、この実施例においては、発生すべき
楽音の音色および音高に対応して上述した（４）〜（Ｃ
）の各データが予めメモリ内に設定されており、このメ
モリ内の各データを読出して楽音の形成が行われる。 例えば、音色の種類が１喝類、キーの数が４４個の電子
オルガンの場合は、上述した各データが４４国且メモリ
内に設定される。以上が、この実施例において用いられ
る楽音形成の基本原理である。次に、この実施例にによ
る電子オルガンにつにて詳細に説明する。 第３図は上記電子オルガンの構成を示すブロック図であ
り、この図において符号１０１は音色を設定するための
音色レバー、１０２は鍵盤に設けられたキー群である。 音色レバー１０１は、この実施例においては１Ｃ＠のレ
バーから構成され、また、各レバーに対応してｗ個の音
色スイッチが設けられている。そして、各音色スイッチ
の出力が各々キーアサイナ１０３へ供給される。キー群
１０２は、この実施例においては４４個のキーと各キー
に対応する４４個のキースイッチから構成され、各キー
スイッチの出力が各々キーアサイナ１０３へ供給される
。キーアサイナ１０３は、上述した音色スイッチの各出
力に基づいて、現在設定されている音色を検出すると共
に、上述したキースイッチの出力に基づいて、新たに押
下されたキー、離鍵されたキーを検出する。そして、新
たに押下されたキーを検出した場合は、同キーの楽音発
生をこの発明によるウエイブジエネレータ１０４のいず
れかのチャンネル（後述する）に割当て、また、離鍵さ
れたキーを検出した場合は、同キーの発音が割当てられ
ている上記チャンネルに発音停止を指示する。このキー
アサイナ１０３には＝ＲＡｒＶｌ（ランダムアクセスメ
モリ）１０５およびＲＯＭ（リードオンメモリ）１０６
が各々接続されている。そして、ＲＡＭｌＯ５には、チ
ャンネル割当ての際使用される各種データテーブル、デ
ータファイル等が記憶されており、また、ＲＯＭ，ｌＯ
６には、音色スイッチの検出、キーの押鍵・離鍵の検出
、チャンネル割当て等の際に使用されるプログラムおよ
びウエイブジエネレータ１０４における楽音波形の際必
要な各種のデータ、すなわち前述した（４）〜（Ｃ）の
各データ等が記憶されてい．る。ウエイブジエネレータ
１０４は前述した基本原理に基づいて楽音波形を形成す
るもので、データボート１０７および楽音波形形成部１
０８から構成されている。 なお、データボート１０７の詳細．を第４図に、楽音波
形形成部１０８の詳細を第５図〜第７図に示す。このウ
エイブジエネレータ１０４は、この実施例では１６チャ
ンネル（第０チャンネルＣＨＯ〜第１５チャンネルＣＨ
ｌ５）の楽音波形演算糸を有し、１６の楽音波形を同時
に形成できるようになつている。ただし、楽音波形を前
記（１）式に基づいて演算する演算部および前述したサ
インテーブルは各々１回路であり、これらの演算部およ
びサインテーブルを時分割によつて使用する二うになつ
ている。次に、第４図〜第７図に示すウエイブジエネレ
タ１０４を詳細に説明する。 ）概略動作 第３図に示すキー群１０２のいずれかのキーが押下され
ると、キーアサイナ１０３がこれを検知し、押下された
キーの発音を第０〜第ｂ発音チャンネルＣＨＯ〜ＣＨｌ
５の内の空いているチャンネルに割当てる。 次にキーアサイナ１０３は、押下されたキーに対応し、
かつ音色レバー１０１の設定状態に対応する楽音形成用
データ（７０Ｗ０ＲＤ）をＲＯＭｌＯ６から読出し、第
４図に示す増分値データメモｌ川１、初期値データメモ
リ１３、セグメントデータメモリ１５へ転送する。この
転送が終了すると、次に、発音を割当てたチャンネルの
発音開始を指示するスタートコマンドを出力する。この
スタートコマンドは、第５図に示すスタートコマンドレ
ジスタ３０に読込まれる。スタートコマンドレジスタ３
０にスタートコマンドが読込まれると、次のクロックパ
ルスＩＮＩＴＣＬＫ（第８図参照）の立上り時点から２
５６μＳｅｃ（ＩＮＩＴＣＬＫの１周期）の間に、第４
図のメモリ１１，１３，１５内のデータが第６図に示す
エンベロープ演算メモリ５４、位相演算メモリ５５、エ
ンベロープ増分値メモリ６６、位相増分値メモリ６７、
セグメントカウントメモリ７６へ転送される。そして、
この転送が終了した時点以降楽音波形演算が行われる。
この楽音波形演算においては、次の３系統の演算が並列
的に行われる。 （１）セグメント演算 この演算は第６図のセグメントカウントメモリ７６、そ
の下部の回路および第５図のセグメントメモリ２２等に
よつて行われるもので、セグメントカウントメモリ７６
内のセグメントデータに基づいて第２図に示すセグメン
ト０〜７の各時間を順次計測し、この計測結果に応じて
、第５図のセグメントメモリ２２から現在実行中のセグ
メント番号を逐次出力する。 このメモリ２２から出力されるセグメント番号に応じて
前述した第１表および第２表に示す各増分値データが選
択される。（Ｉｉ）エンベロープおよび位相演算 この演算は、前述した第（５）〜第（７）式および第
（２）〜第（４）式の演算であり、第６図に示すエンベ
ロープ演算メモリ５牡位相演算メモリ５５、これらのメ
モリ５４，５５の下部に示される回路およびエンベロー
プ増分値メモリ６６位相増分値メモリ６７によつて行わ
れる。 そして、第（５）〜第（７）式の各演算結果が第６図下
部に示すＥＮＶＤＡＴＡｌ５〜０として第７図の楽音演
算回路へ逐次供給され、また第（２）〜第（４）式の各
演算結果が第６図下部に示すＦＲＥＱＤＡＴＡｌ５〜０
として第７図の楽音演算回路へ逐次供給される。（Ｉｉ
Ｏ楽音波形演算 この演算は、前述した第（１）式の演算であり、第７
図に示す楽音演算回路によつて行われる。 この楽音演算回路は、マイクロプログラムメモリ４７内
のマイクロ命令に従い、上述したＥＮＶＤＡＴＡｌ５〜
０およびＦＲＥＱＤＡＴＡｌ５〜０を用いて楽音波形演
算を行なう。 次に、楽音の終了は次の様にして行われる。 キー群１０２の押下されていたキーが離鍵されると、キ
ーアサイナ１０３が、離鍵されたキーの発音割当てが行
われているチャンネルの発音終了を指示するデイケイコ
マンドまたはダンプ５コマンドを出力する。デイケイコ
マンドは第５図のデイケイコマンドレジスタ３８に読込
まれ、またダンプコマンドはダンプコマンドレジスタ４
２に読込まれる。デイケイコマンドがキーアサイナ１０
３から出力されると、その時の，楽音波形演算がセグメ
ント０〜４のどのセグメントにある場合でも、強制的に
セグメント５へ移行され、以降セグメント５〜７の楽音
波形演算が行われる。また、その時の楽音波形演算がセ
グメント５〜７のいずれかにある場合は、そのまま各セ
グメントの波形演算が順次実行される。一方、ダンプコ
マンドがキーアサイナ１０３から出力された場合は、そ
の時の波形演算がどのセグメントにある場合でも、楽音
が一定のスピードで急速に減衰する。次に、上述した各
動作および各動作に係る構成について説明する。 （２）メモリ１１，１３，１５の書込み 第４図において、マスタクロック発生器１は回路各部で
使用される４種類のクロックパルスＭＣＬＫｌ，ＭＣＬ
Ｋ２，ＭＣＬＫ３，ＩＮＩＴＣＬＫを発生する回路であ
る。 第８図に、これらのクロックパルスＭＣＬＫｌ〜ＩＮＩ
ＴＣＬＫの波形および相互関係を示す。マスタカウンタ
２はマスタクロックＭＣＬＫｌに従つてカウント動作を
行う１０ビットのバイナリイカウンタであり、そのカウ
ント出力はアドレス信号１Ａ５〜０、ＩＳＡ９〜６とし
て出力される。ここで、アドレス信号ＩＡ５〜０はカウ
ント出力の第５ビット〜第０ビット（下位６ビット）、
アドレス信号１ＳＡ９〜６はカウント出力の第９ビット
〜第６ビット（上位４ビット）である。バイブラインレ
ジスタ３はクロックパルスＭＣＬＫｌによつてトリガさ
れる、言い換えればクロックパルスＭＣＬＫｌのタイミ
ングで入力データを読込む１０ビットのレジスタである
。 すなわち、このバイブラインレジスタ３はマスタカウン
タ２の出力をクロックパルスＭＣＬＫｌの１周期（２５
０ｒ１ｓｅｃ：以下この時間をベースクロックタイムと
称する）遅延させて出力する。 このバイブラインレジスタ３の出力は、アドレス信号Ｐ
ＩＳＡ５〜０（下位６ビット）、ＰＩＡ９〜６（上位４
ビット）として出力される。アドレスデコーダバッファ
１０は、キーアサイナ１０３（第３図）から出力されて
アドレスバス１７を介して供給されるアドレス信号が一
時記憶される１０ビットのレジスタである。増分値デー
タメモリ１１は、キーアサイナ１０３から出力されてデ
ータバス１８を介して供給される増分値データ（前記第
１表および第２表参照）が書込まれるメモリであり、第
９図に示すように、チャンネルＣＨＯ〜チャンネルＣＨ
ｌ５の各々に対応する記憶エリアを有している。そして
、例えばチャンネルＣＨＯに発音が割当てられた場合は
、第１表および第２表に示す４８Ｗ０ＲＤの増分値デー
タがキーアサイナ１０３から出力され、第９図のチャン
ネルＣＨＯに対応するエリア内に書込まれる。初期値デ
ータメモリ１３は、キーアサイナ１０３から出力される
初期値Ａ４Ｔ，ｌｌｌＮＴ９ｌ２！ＮＴ９ω０１ＮＴ９
ω１１ＮＴ９ω２！ＮＴが書込まれるメモリであり、第
１０図に示すようにチャンネルＣＨＯ〜ＣＨｌ５の各々
に対応するエリアを有している。セグメントデータメモ
リ１５は、キーアサイナ１０３から出力されるセグメン
トデータ、すなわちレイトカウントデータＲＣＤＯ−Ｒ
ＣＤ７およびエンベロープカウントデータＥＣＤＯ上Ｃ
Ｄ７が書込まれるメモリであり、第１１図に示すように
、チャンネルＣＨＯ〜ＣＨｌ５の各々に対応するエリア
を有ている。データセレクタ４，６，８は各々、入力端
子ＡまたはＢのデータの一方を選択的に出力する回路て
あり、キーアサイナ１０３から出力されるメモリ選択信
号ＭＳに応じて上記選択を行う。メモリ選択信号ＭＳは
３ビットの信号であり、その第０ビットがデータセレク
タ４および図示は省略しているがメモリ１１へ供給され
、第１ビットがデータセレクタ６およびメモリ１３へ、
また第２ビットがデータセレクタ８およびメモリ１５を
供給される。そして、上記信号ＭＳの第０ビットが゜゜
１゛になると、データセレクタ４が入力端子Ｂのデータ
（アドレス信号）を選択して出力し、また、メモリ１１
がデータ書込み可能状態となる。信号ＭＳの第１ビット
、第２ビットが各々“１゛になつた場合は、データセレ
クタ６，８、メモリ１３，１５が同様に動作する。アド
レスバッファ５，７，９はバッファ増幅器であり、また
、バッファレジスタ１２，１４，１６は各々、入力され
るデータをベースクロックタイム（２５０ｒ１ｓｅｃ）
遅延させて出力するレジスタである。いま、第３図に示
すキー群１０２のいずれかのキーが押下され、このキー
操作に応じて、キーアサイナ１０３が押下キーの発音を
例えばチャンネルＣＨＯに割当てたとする。 この場合、キーアサイナ１０３は、該押下キーに関する
第１表、第２表の各増分値データを、第９図のチャンネ
ルＣＨＯのエリアの各アドレスを示すアドレス信号と共
に順次出力し、またこの時同時にメモリ選択信号ＭＳ“
００Ｆ゛（第０ビットが゛゜１゛）を出力する。キーア
サイナ１０３から出力されたアドレス信号はアドレスバ
ス１７を介してアドレスデコーダバッファ１０内に順次
書込まれ、この書込まれたアドレス信号がデータセレク
タ４およびアドレスバッファ５を介してメモリ１１へ順
次供給される。これにより、データバス１８を介してメ
モリ１１へ供給される増分値データが第９図に示すチヤ
ンネノ顎ＨＯに対応するエリア内に順次、図に示す状態
で書込まれる。次に、キーアサイナ１０３は、同様にし
て初期値データおよびセグメントデータをアドレス信号
およびメモリ選択信号ＭＳと共に順次出力する。これに
より、第１０図に示すメモリ１３、第１１図に示すメモ
リ１５のチャンネルＣＨＯに対応する各エリア内に各デ
ータが順次図に示す状態で書込まれる。（）メモリ１１
，１３，１５内のデータをメモリ５４，５５，６６，６
７，７６（第６図）へ転送第１２図イ、口は各々クロッ
クパルス ＭＣＬＫｌ，ＩＮＩＴＣＬＫの波形を示す図、ハ、二は
第４図のマスタカウンタ２から出力されるアドレス信号
１Ａ５〜０およびＩＳＡ９〜６を示す図、ホ、へは各々
第４図のバイブラインレジスタ３から出力されるアドレ
ス信号ＰＩＡ５〜０およびＰＩＳＡ９〜６を示す図であ
る。 この図に示すように、アドレス信号１Ａ５〜０およびＩ
ＳＡ９〜６は共に、クロックパルスＩＮＩＴＣＬＫの立
上りにおいてＲＯＪとなる。また、アドレス信号ＰＩＡ
５〜０およびＰＩＳＡ９〜６は各々、アドレス信号１Ａ
５〜０およびＩＳＡ９〜６を１ベースクロックタイム（
２５０ｎｓｅｃ）遅延された信号となる。第１２図卜は
チャンネルアドレス信号ＣｌＩＡ３〜０を示す図である
。 このチャンネルアドレス信号ＣＨＡ３〜０は第７図に示
すマイクロプログラムメモリ４７から出力される信号で
あり、第１２図卜に示すように、アドレス信号１Ａ５〜
０がＲＯ〜３ョの時ＲＯョ、Ｒ４〜７．Ｊの時ＲＬ．．
ｒ８〜１１Ｊの時Ｒ２Ｊ・・Ｒ６Ｏ〜６３Ｊの時Ｒｌ５
Ｊとなる４ビットの信号である。このチャンネルアドレ
ス信隼］ハ３〜０の各値はチャンネルＣＨＯ〜ＣＨｌ５
に対応しており、例えばチャンネルアドレス信号ＣＨＡ
３〜０がＲＯＪの時は、チャンネルＣＨＯの処理が行わ
れ、またＲｌ５Ｊの時はチャンネルＣＨｌ５の処理が行
われる。そして、メモリ１１，１３，１５内のデータを
メモリ５４〜７６へ転送する場合は上記の各アドレス信
号が用いられる。次に、メモリ１１，１３，１５内の各
データの読出しについて説明する。 これらのメモリ１１，１３，１５内の各データは、前述
したデー夕書込の場合を除き常時並列に読出されている
。すなわち、前述したデータ書込みの場合以外は、メモ
リ選択信号ＭＳが゜“０，０，０゛となり、したがつて
データセレクタ４，６，８が各々入力端子Ａのデータを
出力する。この結果、マスタカウンタ２から出力される
アドレス信号１Ａ５〜０およびＩＳＡ９〜６がデータセ
レクタ４，６，８、アドレスバッファ５，７，９を介し
てメモリ１１，１３，１５の各アドレス端子ＡＤへ供給
され、これにより、メモリ１１，１３，１５内の各デー
タが逐次読出される。ただし、メモリ１１へ供給される
アドレス信号はＩＡ５〜０，ＩＳＡ９〜６であるが、メ
モリ１３へ供給されるアドレス信号はＩＡ５〜０および
ＩＳＡ６（マスタカウンク２の出力の第６ビットの信−
号）であり、またメモリ１５へ供給されるアドレス信号
はＩＡ５〜１ （マスタカウンタ２の出力の第１〜第５
ビットの信号）およびＩＳＡ８〜６（同第６〜第８ビッ
トの信号）である。次に、各メモリ１１，１３，１５内
のデータ，の読出し過程を詳述する。 （１） メモリ１１ まず、アドレス信号１Ａ５〜０として １０．Ｊ，ＩＳＡ９〜６としてＲＯョが供給されると、
第９図に示すデータΔ１１０（イ）〕が読出され（第１
２図チ参照）、次いてＩＡ５〜０としてＲｌｊＩｓＡ９
〜６としてＲＯョが供給されると、第９図のデータΔ１
２０〔１〕が読出され、 ＩＡ５〜０として１６３Ｊ．
．ＩＳＡ９〜６としてＲＯＪが供給されると、データΔ
氏〔６３〕が読出される。 すなわち、ＩＳＡ９〜６が７０Ｊの楊合は各チャンネル
ＣＨＯ〜ＣＨｌ５のセグメント０のエンベロープ増分値
データ（Δ１１０，Δ１２０，ΔＡＯ）が読出される。
次に、ＩＳＡ９〜６がｒ１ョになると、ＩＡ５〜０がＲ
Ｏ〜Ｂョにわたつて変化する間に、各チャンネルＣＨＯ
〜ＣＨｌ５のセグメント１のエンベロープ増分値データ
Δ１１１〔〔〕，Δ１２１〔１ａ〕・・・ΔＡ１〔６３
ａ〕が読出され（第１２図チ参照）、以下同様にして各
エンベロープ増分値データが順次読出される。次に、Ｉ
ＳＡ９〜６が１８ョ（６“１０００゛）になると、ＩＡ
５〜０がＲＯ〜６３．ｊにわたつて変化する間に各チャ
ンネルＣＨＯ〜ＣＨｌ５のセグメント０の位相増分値デ
ータ（Δω１０，Δω９，Δω００）が読出され、以下
同様に、各位相増分値データが順次読出される。 以上の過程から明らかなように、アドレス信号１ＳＡ８
〜６の各値の各々はセグメント０〜７に対応し、また、
アドレス信号１ＳＡ９の６′０″，′６ｒ３は各々第９
図に示すエリアＥＯ，Ｅｌに対応している。 そして、上記過程により読出された各データはバツハレ
ジスタ１２（第４図）により１ベースクロックタイム遅
延されて出力される（第１２図り参照）。ｌ） メモリ
１３ アドレス信号１ＳＡ６が“゜０゛の楊合は、アドレス信
号１Ａ５〜０がＲＯ〜６３ョにわたつて変化する間に第
１０図に示すデータ１１１ＮＴ

〔０〕〜ＡＩＮＴ〔６３
〕（エンベロープ初期値データ）が読出され、アドレス
信号１ＳＡ６が″ｒ′の場合は、アドレス信号１Ａ５〜
０がＲＯ〜６３Ｊにわたつて変化する間に、第１０図の
データω１０ＮＴＣ０１〕〜ω０１ＮＴ〔６３１１〕（
位相初期値データ）が読出される（第１２図チ参照）。 そして、読出された各データはバッファレジスタ１４に
よつて１ベースクロックタイム遅延されて出力される（
第１２図リ参照）。１１０メモリ１５ アドレス信号１ＳＡ８〜６がＲＯョの場合は、アドレス
信号１Ａ５〜１がＲＯ〜３１Ｊにわたつて変化する間に
第１１図に示すデータＲＣＤＯＣＯ〕〜ＥＣＤＯ〔３１
）が読出され、アドレス信号１ＳＡ８〜６がｒ１ョの場
合は、アドレス信号１Ａ５〜１がＲＯ〜３Ｌにわたつて
変化する間に第１１図のデータＲＣＤｌ〔〔〕〜ＥＣＤ
ｌ〔３１ａ〕が読出され、以下、同様にして各セグメン
トデータが順次読出される（第１２図ヌ参照）。 すなわち、メモリ１５の読出しは２ベースクロックタイ
ム毎に行われ、また、アドレス信号１ＳＡ８〜６の各値
は各々セグメント０〜７に対応している。そして、メモ
リ１５から読出された各データはバッファレジスタ１６
によつて１ベースクロックタイム遅延されて出力される
（第１２図ル参照）。次にメモリ１１，１３，１５内の
データがメモリ５４，５５，６６，６７，７６へ転送さ
れる過程を説明する。 いま、キーアサイナ１０３が押下キーの発音をチャンネ
ルＣＨＯに割当てたとする。この場合、前述したように
、キーアサイナ１０３が発音すべき楽音の音高および音
色に対応する各種データを出力してメモリ１１，１３，
１５のチャンネルＣＨＯに対応するエリアに書込み、次
いでスタートコマンド“４００・・・０１″（１６ビッ
ト）を出力する。このスタートコマンドにおける第０ビ
ットの゜゜１゛がチャンネルＣＨＯのスタートを指示し
ている。このスタートコマンドが出力されると、以後、
第９図に示すメモＩ川１のエリアＥＯの内のチャンネル
ＣＨＯに対応する各エンベロープ増分値データが各々第
６図のエンベロープ増分値メモリ６６へ転送され、また
、エリアＥ１内のチャンネルＣＨＯに対応する各位相増
分値データが各々第６図の位相増分値メモリ６７へ転送
され、また、第１０図に示すメモリ１３内のチャンネル
ＣＨＯに対応する各エンベロープ初期値データ５（１１
０Ｎ，，１２，Ｎ，，Ａ，Ｎ，）がエンベロープ演算メ
モリ５４へ、各位相初期値データ（ω１１ＮＴ，ω２１
ＮＴ９ω０ＩＮＴ）が位相演算メモリ５５へ各々転送さ
れ、また、第１１図に示すメモリ１５のチャンネルＣＨ
Ｏに対応する各セグメントデータがセグメントカウント
メモリ７６へ転送される。以下、上記動作について詳述
する。前述したスタートコマンド“゜００・・・０１゛
がキーアサイナ１０３から出力されると、このスタート
コマンドがデータバス１８を介して第５図の．”スター
トコマンドレジスタ３０（１６ビット）に読込まれる。
次に、クロックパルスＩＮＩＴＣＬＫが立上ると、この
立上り時点においてスタートコマンドレジスタ３０の出
力データがイニツトレジスタ３１内に読込まれ、この読
込まれたデ！ータがイニツトマルチプレクタ３４へ供給
される。イニツトマルチプレクタ３４は、チャンネルア
ドレス信号ＣＨＡ３〜０（第１２図卜）がＲＯョの時人
力データの第０ビットの信号を出力し、以下、ＣＨＡ３
〜０がＲｌＪ−Ｒｌ５Ｊの・時各々入力データの第１ビ
ット〜第１５ビットの信号を出力する（並直変換を行う
）。すなわち、イニツトレジスタ３１に読込まれたデー
タ（スタートコマンド）が６４００・・・０ｒ２の場合
、イニツトマルチプレクサ３４の出力信号１ＮＩＴ−１
は第１２図オの波形となる。この信号１ＮＩＴ−１のパ
ルス幅１μＳｅｃであり、また、第１３図口に示すよう
に、クロックパルスＩＮＩＴＣＬＫ（第７３１３図イ）
の１周期（２５６μＳｅｃ）間に托回発生する。そして
この信号１ＮＩＴ−１が１６回発生する際にメモリ５４
〜７６のデータ書込みが行われる。この信号１ＮＩＴ−
１はフリップフロップ３７（第５図）のセット入力端子
Ｓへ供給される。フリップフロップ３７はクロックパル
スＭＣＬＫｌによつてトリガされるもので、信号１ＮＩ
Ｔ−１を１ベースクロックタイム遅延させ、信号１ＮＩ
Ｔ（第１２図ワ）として出力する。そして、上記信号１
ＮＩＴ−１およびＩＮＩＴに基づいて、以下の過程でメ
モリ５４〜７６のデータ書込みが行われる。（１）メモ
リ６６，６７（第６図） これらのメモリ６６，６７は各々、第９図のエリアＥＯ
，Ｅｌと同一容量のメモリであり、アドレス信号ＰＩＡ
５〜０（第４図、第１２図ホ参照）が下位アドレスとし
て供給され、また、アドレス信号ＰＳＡ８〜６が上位ア
ドレスとして供給されている。 ここで、アドレス信号ＰＳＡ８〜６について説明する。 第５図に示すセレクタレジスタ２１は、信号１ＮＩＴ−
１が゜゛０゛の時人力端子Ａへ供給されているメモリ２
２の出力データをクロックパルスＭＣＬＫｌのタイミン
グで読込み、また、信号１ＮＩＴ−１が“゜１゛の時は
入力端子Ｂへ供給されているアドレス信号ＩＳＡ９〜６
（第１２図ニ）をＲＯョクロツクパルスＭＣＬＫｌのタ
イミングで読込む。そして、読込んだ信号をアドレス信
号ＰＳＡ９〜６として出力する。すなわち、信号１ＮＩ
Ｔ−１が“１゛となると、アドレス信号１ＳＡ９〜６が
セレクタレジスタ２１において１ベースクロックタイム
遅延され（したがつてアドレス信号ＰＩＳＡ９〜６と同
一の信号となり）、アドレス信号ＰＳＡ９〜６として出
力される。メモリ６６，６７へ上位アドレスとして供給
されるアドレス信号ＰＳＡ８〜６は上述したアドレス信
号ＰＳＡ９〜６の下位３ビットである。次に、メモリ６
６，６７の各リード／ライト端子Ｒ／Ｗには各々アンド
ゲート６８，６９の出力が供給されている。 また、アンドゲート６８，６９の各第１入力端へは信号
ＩＮＩＴが供給され、アンドゲート６８の第２入力端へ
はアドレス信号ＰＳＡ９がインバータ７０を介して供給
され、アンドゲート６９の第２入力端へはアドレス信号
ＰＳＡ９が直接供給されている。 ここで、アドレス信号ＰＳＡ９は、アドレス信号１ＳＡ
９がセレクタレジスタ２１（第５図）によつて１ベース
クロックタイム遅延された信号であり（但し、信号１■
ＮＩＴ−１が゜“１゛の場合）、したがつて、アドレス
信号ＰＳＡ９が′６０合の時は第４図のバッファレジス
タ１２から第９図のエリアＥＯ内のデータが出力され、
また、アドレス信号ＰＳＡ９が６６ｒ′の時は、第４図
のバツフアレ１ジスタ１２から第９図のエリアＦ１内の
データが出力される。 さて、クロックパルスＩＮＩＴＣＬＫが６′Ｆ９信号に
立上り、次いて第１２図ワに符号Ｐ１にて示す信号１Ｎ
ＩＴが出力されると、その時冫点で信号ＰＳＡ９が“０
゛であるところから同信号１ＮＩＴがアンドゲート６８
を介してメモリ６６のリード／ライト端子Ｒ／Ｗへ供給
される。 この時、第１２図りに示すように、第４図のバッファレ
ジスタ１２からはチヤンネ，ルＣＨＯの、かつセグメン
ト０のエンベロープ増分値データ（Δ１１０，Δ１２０
，ΔＡＯ：第９図）が順次出力され、メモリ６６（第６
図）のデータ入力端へ供給されている。したがつて、符
号Ｐ１て示す信号１ＮＩＴが出力されると、上記のエン
ベロープ増分値データがメモニＪ６６内に書込まれる。
次に、第１２図ワに符号Ｐ２にて示す信号１ＮＩＴが出
力されると、チャンネルＣＨＯの、かつセグメント１の
エンベロープ増分値データ（Δ１１１，Δ１２１，ΔＡ
１）がメモリ６６に順次書込まれ、以下、信号１ＮＩＴ
が゜゜１゛信号になる毎に、チャンネルＣＨＯのセグメ
ント２，３・・・７の各エンベロープ増分値データが順
次メモリ６６内に書込される。次に第９図のエリアＥ１
内のデータがバッファレジスタ１２（第４図）から順次
出力される時は、前述したようにアドレス信号ＰＳＡ９
゛が゜゜１゛となり、したがつて、アンドゲート６９が
開状態となり、信号ＩＮＩＴがメモリ６７のリード／ラ
イト端子Ｒ／Ｗへ供給される。この結果、以後信号ＩＮ
ＩＴが出力される毎に、チヤンネノＬ／ＣＨＯのセグメ
ント０〜７の各位相増分値データ（Δω１０９Δω２０
９Δω００ゞΔω１７９Δω２１９Δω０７：第９図）
が順次メモリ６７内に書込まれる。 １） メモリ５４，５５ 第４図のバッファレジスタ１４から出力された初期値デ
ータは第６図に示すセレクタレジスタ５１，５２の各入
力端子Ａへ供給される。 セレクタレジスタ５１，５２は各々、アンドゲート５１
ａ，５２ａの出力が“゜１゛の時人力端子Ａのデータを
クロックパルスＭＣＬＫ３（第８図参照）のタイミング
で読込み、アンドゲート５１ａ，５２ａの出力が“０゛
の時は、入力端子ＢのデータをクロックパルスＭＣＬＫ
３のタイミングで読込む。 アンドゲート５１ａ，５２ａの各第１入力端へは信号１
ＮＩＴが供給され、またアンドゲート５１ａの第２入力
端へはアドレス信号ＰＩＳＡ６がインバータ５０を介し
て供給され、アンドゲート５２ａの第２入力端へはアド
レス信号ＰＩＳＡ６が直接供給されている。 ここで、アドレス信号ＰＩＳＡ６が“゜０゛の時は、第
１０図に示すエンベロープ初期値データ（１１！ＮＴ９
ｌ２ｌＮＴ９Ａ！ＮＴ９）が第４図のバッファレジスタ
１４から出力され、アドレス信号ＰＩＳＡ６が゜“１゛
の時は第１０図の位相初期値データ（ω１！ＮＴ９ω２
！ＮＴ９ωＯ！ＮＴ）がバッファレジスタ１４から出力
される。メモリ５４，５５は、第１４図に示すようにチ
ャンネルＣＨＯ〜ＣＨｌ５の各々に対応するエリアを有
し、また、各エリアが各々４記憶スロット（１スロツト
ニ２０ビット）から構成されている。この場合、各エリ
ア内の４つのスロットがアドレス信号ＰＩＡｌ，Ｏによ
つてアドレスされ、また各エリアがアドレス信号ＰＩＡ
５〜２によつてアドレスされる。 そして、これらのメモリ５４，５５はセレクタレジスタ
５１，５２の出力をクロックパルスＭＣＬＫｌの立上り
のタイミングで読込む。 しかして、第１２図ワに符号Ｐ１にて示す信号１ＮＩＴ
が出力されると、この信号１ＮＩＴのタイミングにおい
てアドレス信号ＰＩＳＡ６が゜゜０゛であることから、
信号１ＮＩＴがアンドゲート５１ａを介してセレクタレ
ジスタ５１へ供給される。 この結果、上述した信号１ＮＩＴのタイミングにおいて
バッファレジスタ１４（第４図）から出力されるチャン
ネルＣＨＯのエンベロープ初期値データ（１１１ＮＴ，
１２１ＮＴ，Ａ０Ｎ，）（第１２図り参照）が順次セレ
クタレジスタ５１に読込まれ、次いで読込まれた各初期
値データがメモリ５４のチャンネルＣＨＯに対応するエ
リア内に順次読込まれる。次に、第１２図りに符号Ｐ２
にて示す信号ＩＮＩＴが出力されると、この時アドレス
信号ＰＩＳＡ６が゜゛１゛であることから、同信号ＩＮ
ＩＴがアンドゲート５１ａを介してセレクタレジスタ５
２へ供給される。 この結果、上述した信号１ＮＩＴタイミングにおいてバ
ッファレジスタ１４から出力されるチャンネルＣＨＯの
位相初期値データ（ω１，ＮＴ，ω２，ＮＴ，ωｏぃＴ
）が順次セレクタレジスタ５２に−読込まれ、次いで読
込まれた各初期値データがメモリ５５のチャンネルＣＨ
Ｏに対応するエリア内に順次読込まれる。 以下、信号ＩＮｌＴが出力される毎に上記と全く同じ動
作が繰返される。 （Ｉｉ） メモリ７６ 第４図のバッファレジスタ１６から出力されたセグメン
トデータは第６図のセレクタレジスタ７５の入力端子Ａ
へ供給される。 セレクタレジスタ７５は、上述したセレクタレジースタ
５１，５２と同一構成であり、信号囚汀４“１゛１の時
クロックパルスＭＣＬＫ３のタイミングで入力端子Ａの
データを読込み、信号１ＮＩＴが゛０゛の時は入力端子
Ｂのデータを読込む、セグメントカウントメモリ７６５
は、第１１図に示すメモリ１５と同一構成のメモリであ
り、アドレス信号ＰＩＡ５〜１が下位アドレスとして供
給され、アドレス信号ＰＳＭ８〜６が上位アドレスとし
て供給され、クロックパルスＭＣＬＫｌの立上りの夕４
イミングで入力データを読込む。 しかして、第１２図ワの符号Ｐ１で示す信号１ＭＴが出
力されると、この時点でバッファレジスタ１６（第４図
）から出力されるチヤンネノＬ／ＣＨＯの、かつセグメ
ント０のセグメントデータ（レイトカウントデータＲＣ
ＤＯおよびエンベロープカウントデータＥＣＤＯ）セレ
クタレジスタ７５に順次読込まれ、次いで、読込まれた
データがセグメントカウンタメモリ７６内に順次読込ま
れる。 以下、信号ＩＮＩＴが出力される毎にチャンネルＣＨＯ
のセグメント１〜７の各セグメントデータが順次メモリ
７６内に読込まれる。（４） セグメント演算 上述したメモリ５４〜７６へのデータ転送は、第１２図
に示すクロックパルスＩＮＩＴＣＬＫの１周期間（２５
６μＳｅｃ）において行われる。 そして、次にクロックパルスＩＮＩＴＣＬＫが４“１″
に立上ると、第５図に示すイニツトレジスタ３１内のデ
ータ゜゛００・・・０１゛がランレジスタ３２内に読込
まれる。このランレジスタ３２の１６の各ビット出力は
各々インバーク３６によつて反転され、イニツトレジス
タ３１、スタートコマンドレジスタ３０の各ビットリセ
ット端子へ各々供給される。これにより、ランレジスタ
３２の“１゛のビットに対応するレジスタ３０，３１の
ビットがリセットされる。また、インバータ３６の出力
（１６ビット）の内の“゜０゛信号は、スタートコマン
ドレジスタ３０の対応するビットの入力を禁止する。ま
た、ランレジスタ３２の出力はランマルチプレクサ３５
へ供給される。 ランマルチプレクサ３５はチャンネルアドレス信号ＣＩ
（Ａ３〜０力げ０Ｊの時ランレジスタ３２の第０ビット
信号を出力し、ＣＨＡ３〜０がｒ１ョの時ランレジスタ
３２の第１ビットの信号を出力し、ＣＨＡ３〜０力げ１
５Ｊの時ランレジスタ３２の第１５ビットの信号を出力
する（並直変換を行う）。 このランマルチプレクサ３５の出力は、信号ＲＵＮ−１
としてフリップフロップ３７のリセット端子Ｒへ供給さ
れる。フリップフロップ３７は、信号ＲＵＮ−１を１ベ
ースクロックタイム遅延させ、信号ＲＵＮとして出力す
る。なお第１３図ハに信号ＲＵＮ−１の波形を示す。こ
れらの信号ＲＵＮ−１およびＲＵＮが出力されると、当
該チャンネル（第１３図の例の場合、チャンネルＣＨＯ
）のセグメント演算、エンベロープおよび位相演算、楽
音波形演算が行われ、これにより楽音が形成される。ま
たランレジスタ３２の出力はバスドライバ３３、データ
バス１８を介してキーアサイナ１０３（第３図）へ供給
される。 このランレジスタ３２の“゜１゛のビットは楽音形成が
終了した時リセットされ、したがつてランレジスタ３２
の出力は現在楽音形成が行われているチャンネルを示し
ている。キーアサイナ１０３は、このランレジスタ３２
の出力によつて、現在のチャンネルにおいて楽音形成が
行われているかを検１知する。次に、セグメント演算に
ついて説明する。 ます、第５図のセグメントメモリ２２は、チャンネルＣ
ＨＯ〜ＣＨｌ５に各々対応する第０〜第１５記憶スロッ
ト（１スロツトニ４ビット）を有１Ｌ１チャンネルアド
レス信号ＣＨＡ３〜０（第１５図ハ参照）がアドレス端
子ＡＤへ供給され、また、アドレス信号１Ａ５〜０の第
１ビットの信号１Ａ１がリード／ライト端子Ｒ／Ｗへ供
給されている。このセグメントメモリ２２の２第０〜第
１５記憶スロット内のデータは各々、チャンネルＣＨＯ
〜ＣＨｌ５において現在実行中のセグメントの番号を示
している。例えば第０〜第３記憶スロット内のデータが
各々Ｒ３ョ，１２１ｒ５ョであつた場合は、現在チヤン
ネルニＣＨＯ〜ＣＨ３の各々においてセグメント３，２
，５の楽音形成が行われていることを示ている。このセ
グメントメモリ２２から読出されたデータはセレクタレ
ジスタ２１によつて１ベースクロックタイム遅延され、
アドレス信号ＰＳＡｊ９〜６として出力される。そして
、このアドレス信号ＰＳＡ９〜６の下位３ビットＰＳＡ
８〜６がセグメントカウントメモリ７６（第６図）のア
ドレス端子ＡＤ２へ供給される。なお、このセクメント
メモリ２２は初期リセットされる。いま、チャンネルＣ
ＨＯに発音割当てが行われ、次いでセグメントカウンタ
メモリ７６のチャンネルＣＨＯに対応するエリアの書込
みが終了した時点においては、セグメントメモリ２２の
チャンネルＣＨＯに対応する第０記憶スロツ１・内のデ
ータがＲＯ．ｕとなつている。したがつて、信号ＲＵＮ
−１（第１５図ニ）が“１゛に立上り、次いで信号ＲＵ
Ｎ（第１５図ホ）が゜゜１゛となつた時点において、ア
ドレス信号ＰＳＡ８〜６はＲＯＪであり、このデータＲ
Ｏョがセグメントカウントメモリ７６のアドレス端子Ａ
Ｄ２へ供給される。また、同メモリ７６のアドレス端子
ＡＤｌへは、アドレス信号ＰｌＡ５〜１（第１５図へ）
が供給される。この結果、アドレス信号ＰＩＡ５〜】が
ＲＯョの時はセグメントカウントメモリ７６からチャン
ネルＣＨＯでかつセグメント０に対応するレートカウン
トデータＲＣＤＯが読み出され、また、アドレス信号Ｐ
ＩＡ５〜１がＲｌＪの時はセグメントカウンタメモリ７
６からチャンネルＣＨＯでかつセグメント０に対応する
エンベロープカウントデータＥＣＤＯが読出され（第１
５図り参照）、分配回路７７へ供給される。分配回路７
７は、入力データを信号ＰＩＡｌに応じて出力端子Ａま
たはＢから出力する回路てある。セグメントカウンタメ
モリ７６からデータＲＣＤＯが読出された時点において
、信号ＰＩＡｌ（第１５図卜）は゛゜０゛にあり、この
結果、データＲＣＤＯは分配回路７７の出力端子Ｂから
出力される。ここで、下記の説明を分かりやすくするた
めに、レートカウントデータＣＤおよびエンベロープカ
ウントデータＥＣＤのデータ内容およびこれらデータＲ
ＣＤ，ＥＣＤの処理の概要につき説明する。まず、エン
ベロープカウントデータＥＣＤは、例えば第３表に示す
ような１６ビットの数値データである。 第３表に示すようなエンベロープカウントデータＥＣＤ
の初期値から各セグメントにおいてそれぞれ所定の周期
でｒ１ョを繰返し減算し、その減算結果がＲＯョになつ
たとき当該セグメントが終了して次のセグメントに移る
。 例えば、セグメント０に関するデータＥＣＤは、初期値
Ｒｌ６８ョから所定周期でＲｌ６７．Ｊ，ｒｌ６６．Ｊ
・ｒ１ョと順次ＲｌＪずつ減少し、そしてデータＥＣＤ
がＲＯ．Ｊになると、セグメント０が終了する。また、
レイトカウントデータＲＣＤは、例えば第４表に示すよ
うな１６ビットのデータであるが、その下位７ビットは
上述したエンベロープカウントデータＥＣＤからＲｌＪ
を繰返し減算する周期を示す数値データであり、また、
第７ビットはＨＯＬＤ信号となつており、さらに、上位
８ビットは下位７ビットて表わされる数値からＲｌＪを
順次減算した時の減算結果を示すデータとなつている。 この場合、ＨＯＬＤ信号とは楽音を同一状態て持続させ
るための制御信号であり、持続系の楽音（オルガン音等
）の場合、レートカウントデータＲＣＤ４（セグメント
４に対応するレートカウントデータ）のＨＯＬＤ信号が
“１゛となる。なお、ＨＯＬＤ信号が“゜１゛となるは
この場合だけである。このレイトカウントデータＲＣＤ
の上位８ビットには、最初下位７ビットの数値データが
そのまま移され、その後この数値から一定タイミングで
ｒ′１ョを順次減算した値を示すデータとなる。 例えば、セグメント０では、データＲＣＤの下位７ビッ
トのデータＲ２ｌＪであるから上位８ビットのデータは
Ｒ２ｌＪ，ｒ２Ｏョ，Ｒｌ９ョ・ＲｌＪを順次変化する
ことになる。 データＲＣＤの上位８ビットのデータがＲＯＪになると
、このとき再び下位７ビットの数値データがそのまま上
位８ビットに移されるとともに、このタイミングでエン
ベロープカウントデータＥｃＤ（７）ＲｌＪ減算が実行
され、以後これを繰返すようになつてる。このように、
エンベロープカウントデータＥＣＤとレートカウントデ
ータＲＣＤとによつて各セグメントの時間を決定するこ
とにより、全体として少ないビット数で各セグメントの
長さを細かく任意に設定でる。なお、以下の説明では、
上記各データＥＣＤおよびＲＣＤを７コンプリメントの
データとしているので、ＲｌＪの減算はＲｌＪの加算に
よつて行なわれる。さて、分配回路７７の出力端子Ｂか
ら出力されたレートカウントデータＲＣＤＯの上位８ビ
ットはデータセレクタ８０の入力端子Ａへ印加され、下
位７ビットはデータセレクタ８０の入力端子Ｂへ印加さ
れる。 また、同セレクタ８０の入力端子Ｂの第７ビットには“
゜０゛が印加されている。データセレクタ８０は、入力
端子Ａへ供給されるデータの各ビットのノアをとるノア
回路８３の出力が“１゛の時人力端子Ｂのデータを出力
し、“゜０゛の時人力端子Ａのデータを出力する。この
場合、レートカウントデータＲＣＤＯの上位８ビットは
全で“０゛であることから、同データＲＣＤＯの下位７
ビットに“゜０゛を加えた８ビットのデータがデータセ
レクタ８０から出力され、アダー８１の入力端子Ａへ供
給れる。アダー８１はデータセレクタ８０の出力とオア
ゲート８４の出力（゜゛１゛または“゜０゛）とを加算
する。オアゲート８４の第１入力端へはインバータ７２
の出力が供給され、インバータ７２の入力端へは分配回
路７７の出力端子Ｂから出されるデータＲＣＤの第７ビ
ット、すなわち、ＨＯＬＤ信号が供給されている。また
、オアゲート８４の第２入力端へは後述するデイケイリ
クエスト信号ＤＥＱが供給れている。したがつて、ＨＯ
ＬＤ信号が゛゜０゛の時は、インバータ７２の出力が゜
゜１゛となり、この゜“１゛がオアゲート８４を介して
アダー８１の入力端子Ｂへの供給される。この結果、デ
ータセレクタ８０の出力データにアダー８１によつてＲ
ｌＪが加算され、この加算結果がデータセレクタ７３の
入力端子Ｂの上位８ビットへ供給される。また、このデ
ータセレクタ７３の入力端子Ｂの下位８ビットには分配
回路７７から出力されたレートカウントデータＲＣＤＯ
の下位８ビットが供給される。データセレクタ７３はア
ドレス信号ＰＩＡｌ（第１５図卜）が゜゜０゛の時人力
端子Ｂのデータを出力し、“１゛の場合入力端子Ａのデ
ータを出力する。したがつて、この場合入力端子Ｂのデ
ータがデータセレクタ７３から出力され、セレクタレジ
スタ７５へ供給される。そして、このデータがクロック
パルスＭＣＬＫ３のタイミングで同レジスタ７５に読込
まれ、次いでクロックパルスＭＣＬＫｌのタイミングで
セグメントカウントメモリ７６に読込まれる。このよう
に、第１５図りに示す時間Ｔ。 Ｏのタイミングにおいて、まずデータＲＣＤＯが読出さ
れ、読出されたデータＲＣＤＯにＲｌＪが加算され（Ｒ
ｌＪが減算され）、次いで、この加算後のデータを上位
８ビットとし、加算前のデータＲＣＤＯを下位８ビット
とするデータが再びメモー１Ｊ７６内のデータＲＣＤＯ
の位置に書込まれる。次に、第１５図りに示す時間Ｔ。
ｌのタイミングにおいては、セグメントカウントメモリ
７６からエンベロープカウントデータＥＣＤＯが読出さ
れ、分配回路７７へ供給される。この時、信号ＰＩＡｌ
は″Ｆ゛信号にあり、したがつて、データＥＣＤＯは分
配回路７７の出力端子Ａから出力され、アダー７８の入
力端子Ａへ供給される。アダー７８の入力端子Ｂへはオ
アゲート８２の出力が供給されており、オアゲート８２
の第１入力端へはタンプリクエスト信号ＤＡＱ（常時ぱ
゜０゛）が、第２入力端へは遅延回路（遅延時間＝２ベ
ースクロックタイム）８５の出力が供給されている。ま
た、遅延回路８５の入力端へはアダー８１のキヤリイア
ウト端子ＣＯの信号が供給されている。前述した時間Ｔ
。Ｏにおいて、アダー８１のキヤリイアウト出力ばＯ”
であり、したがつて時間Ｔ。ｌにおいて、遅延回路８５
の出力ぱ“０゛となり、この信号“゜０゛がオアゲート
８２を介してアダー７８の入力端子Ｂへ供給される。こ
の結果、アダー７８の入力端子Ａへ供給されたエンベロ
ープカウントデータＥＣＤＯは、そのままアダー７８か
ら出力され、データセレクタ７３の入力端子Ａへ供給さ
れる。この時、信号ＰＩＡｌは“゜１゛であり、したが
つて、アダー７８から出力されたエンベロープカウント
データＥＣＤＯがセレクタ７３から出力され、セレクタ
レジスタ７５に読込まれ、次いでセグメントカウントメ
モリ７６に読込まれる。このように、時間Ｔ。 ｌにおいては、セグメントカウントメモリ７６からエン
ベロープカウントデータＥＣＤＯが読出され、遅延回路
８５の出力が“゜０゛の時は、読出されたデータＥＣＤ
Ｏが再びメモリ７６の同じ記憶位置に書込まれる。以下
、アドレス信号ＰＩＡ５〜１ （第１５図へ）がＲＯＪ
になる毎にレートカウントデータＲＣＤＯにＲｌＪが加
算され、また、アドレル信号ＰＩＡ５〜１がＲｌＪにな
る毎にエンベロープカウントデータＥＣＤＯがメモリ７
６から読出され、次いで同メモリ７６に書込まれる。 そして、アダー８１のキヤリイアウト端子ＣＯから゜“
１゛信号が出力されると（データＲＣＤＯの上位８ビッ
トがＲＯョになると）、２ベースクロックタイム遅れて
遅延回路８５から゜゜１”信号が出力され、オアゲート
８２を介してアダー７８の入力端子Ｂへ供給される。こ
れにより、エンベロープカウントデータＥＣＤＯにｒｌ
ョが加算される（１１ョが減算される）。以下、同様の
過程が繰返され、そして、アダー７８のキヤリイアウト
端子ＣＯから゜゜１゛信号が出力されると（データＥＣ
ＤＯがＲＯＪになると）、この“゜１゛信号が信号ＦＣ
Ｃとして第５図に示すアダー２５のキヤリイイン端子Ｃ
Ｉへ供給される。以上が、チャンネルＣＨＯの、かつセ
グメント０の時間計測の過程である。一方、第５図のセ
グメントメモリ２２の第０記憶スロット内のチャンネル
ＣＨＯに対応するデータ（この場合ＲＯつは、チャンネ
ルアドレス信号ＣＨＡ３〜０が１０Ｊになる毎に読出さ
れ、レジスタ２４へ供給される。 レジスタ２４は、供給されるデータを１ベースクロック
タイム遅延させてアダー２５の入力端子Ｂへ出力する。
アダー２５の入力端子Ａへは、デイケイ・ダンプ制御回
路２９からデータＥＤが供給されている。このデータＥ
Ｄは、常時はｒ′０Ｊであり、したがつて、レジスタ２
４の出力デー夕は、アダー２５のキヤリイイン端子ＣＩ
へ信号ＥＣＣＣ゜ｌ゛信号）が供給されていない時は、
アダー２５からそのまま出力され、アンドゲート２６へ
供給される。アンドゲート２６は、信号ＲＵＮ（第１５
図ホ）が゜“１゛の時、開となり、アダー２５の出力を
セグメントメモリ２２の入力端へ供給する。しかして、
セグメントメモリ２２のチャンネルＣＨＯに対応する第
０記憶スロットの内容は、初期状態でＲＯョてあり、信
号Ｒ［−１Ｎが“゜１゛に立上つた後もＲＯＪを続け、
そして、チャンネルＣＨＯのタイミングで信号ＥＣＣ（
゜゜１゛信号）がアダー２５へ供給された時始めてＲｌ
Ｊ（セグメント１を示す）となる。 セグメントメモリ２２のチャンネルＣＨＯに対応する第
０記憶スロットの内容がＲｌＪになると、アドレス信号
ＰＳＡ８〜６がｒ１ョとなり、このアドレス信号１しが
第６図のセグメントカウントメモリ７６のアドレス端子
ＡＤ２へ供給される。 これにより、以後、チャンネルＣＨＯに対応してアドレ
ス信号ＰＩＡ５〜１がＲＯョになる毎にレートカウント
データＲＣＤｌ（セグメント１に対応）が、また、信号
ＰＩＡ５〜１がＲｌＪになる毎にエンベロープカウント
データＥＣＤｌが各々セグメントカウントメモリ７６か
ら読出され、前述した場合と同様にしてセグメント１の
時間計測が行われる。そして、アダー７８のキヤリイア
ウト端子ＣＯから信号ＥＣＣが再び出力されると、セグ
メントメモリ２２（第５図）のチャンネルＣＨＯに対応
する第０記憶スロットの内容が１２Ｊとなり、以後セグ
メント２の時間計測が行われ、このセグメント２の時間
計測が終了すると、次いでセグメント３〜７の時間計測
が順次行われる。以上が、セグメント演算の過程である
。 なお、上記の過程はチャンネルＣＨＯのセグメント演算
の過程であるが、チャンネルＣＨｌ〜ＣＨｌ５について
も発音割当てが行われた場合、同様にして行われる。 この場合、チャンネルＣＨｌの時間計測は第１５図りに
示す時間Ｔ１において行なわれ、・・、チャンネルＣＨ
ｌ５の時間計測は同図に示す時間Ｔｌ５において行われ
る。また、上記過程において、ＨＯＬＤ信号が“゜１゛
の場合は、インバータ７２の出力が“゜０゛となり、し
たがつてオアゲート８４の出力が“６０゛となり、この
４“０゛信号がアダー８１の入力端子Ｂへ供給される。 この結果、アダー８１における１＋しの加算が行われず
、セグメント演算は実質的にストップし、以後、セグメ
ントは４の状態−を続ける。なお、この場合における以
後のセグメント処理については後のキーオフ処理におい
て説明する。】）エンベロープ演算 第１３図に示す楽音演算期間Ｔｇに入つた時点において
、第６図のエンベロープ演算メモリ５４（第１４図参照
）のチャンネルＣＨＯに対応するエリアには、エンベロ
ープ初期値１１０ＮＴ，Ｉ２０ＮＴ，Ａ０ＮＴが各々記
憶されており、また、第６図のエンベロープ増分値メモ
リ６６のチャンネルＣＨＯに対応するエリアにはエンベ
ロープ増分値Δ１１０，Δ１２０，ΔＡＯ，Δ１１１，
Δ１２１，ΔＡｌ，・・・Δ１１７，Δ１２７，ΔＡ７
が各々記憶されている（第９図のエリアＥＯ参照）。 この状態において、アドレス信号ＰＩＡ５〜０がチャン
ネルＣＨＯに対応してＲＯＪになると（第１６Ａ図イに
示す時間ＴａＯ参照）、エンベロープ演算メモリ５４か
らチャンネルＣＨＯに対応する初期値１１１ＮＴが出力
され（第１６Ａ図口参照）、また、エンベロープ増分値
メモリ６６からは、チャンネルＣＨＯに対応する増分値
Δ１１０が出力される（第１６Ａ図ハ参照）。そして、
エンベロープ演算メモリ５４の出力はアダー５７の入力
端子Ａへ供給され、また、エンベロープ増分値メモリ６
６の出力はデータセレクタ５９の入力端子Ａへ供給され
る。データセレクタ５９は、インバータ７２の出力が゜
０゛の時（ＨＯＬＤ信号が“１゛の時）、データＲＯョ
を出力し、インバータ７２の出力が“１゛の時は、ダン
プリクエスト信号ＤＡＱが“゜０゛の場合に入力端子Ａ
のデータを出力し、同信号ＤＡＱが“１゛の場合に入力
端子Ｂのデータを出力する。 第１６Ａ図の時間匡％においてインバータ７２の出力は
“１゛、ダンプリクエスト信号ＤＡＱぱ“０゛であり、
したがつて、エンベロープ増分値メモリ６６の出力Δ１
１０がデータセレクタ５９を介してアダー５７の入力端
子Ｂへ供給される。この結果、アダー５７からデータ（
１１１ＮＴ＋Δ１１ｏ）が出力され、アダー５８の入力
端子Ａへされる。このアダー５８の入力端子Ｂへは、外
部コントロールデータが供給されている。この外部コン
トロールデータは、例えば演奏者が演奏中において発生
楽音の音量、音色等を直接制御したい場合あるいは音量
や音色に周期的変調を付与した場合等に供給されるデー
タであり、通常はＲＯョとする。したがつて、通常はア
ダー５８の入力端子Ａへ供給されたデータがアダー５８
からそのまま出力され、クロックパルスＭＣＬＫ３のタ
イミングでセレクタレノジスタ５１に読込まれる。そし
て、この読込まれたデータがＥＮＶＤＡＴＡｌ５〜０と
して同レジスタ５１から出力され（第１６Ａ図ニ）、第
７図の楽音演算回路へ供給されると共に、エンベロープ
演算メモリ５４に再び書込まれる。このように、信号Ｐ
ＩＡ５〜０がＲＯＪにある期１１！ＴＴａＯ内において
、メモリ５４からチャンネルＣＨＯに対応するデータ１
１１ＮＴが読出され、次いでこのデータ１１１ＮＴにデ
ータΔ１１０が加算され、この加算結果１１、ェ＋Δ１
１０がチャンネルＣＨ二０のデータ１１に関するＥＮＶ
ＤＡＴＡｌ５〜０として出力されると共に、メモリ５４
内のデータ１１１ＮＴが記憶されていた位置に書込まれ
る。次に、信号ＰＩＡ５〜０力げしになると、上述した
楊合と同様にして、ＥＮＶＤＡＴＡｌ５〜，０としてデ
ータ１２１８ェ＋Δ１２０が出力され、また、このデー
タがメモリ５４内に書込まれる。次いで信号ＰＩＡ５〜
０がＲ３Ｊになると、ＥＮＶＤＡＴＡｌ５〜０としてチ
ャンネルＣＨＯのデータＡＩＮＴ＋ΔＡＯが出力され、
またこのデータがメモリ５４内に書込まれる。以上がチ
ャンネルＣＦＩＯに対する処理であり、以後信号ＰＩＡ
５〜０が１４〜７ョの時チャンネルＣＨｌに対する処理
が行なわれ、 信号ＰＩＡ５〜０が１６０〜６３ョの
時チャンネルＣＨｌ５の処理が行われる。次に、再び信
号ＰＩＡ５〜０がＲＯＪになると、メモリ５４がデータ
１１１ＮＴ＋Δ１１０が読出され、この読出されたデー
タにΔ１１０が加算され、この加算結果１１１ＮＴ＋２
Δ１１０がＥＮＶＤＡＴＡｌ５〜０として出力されると
共に、メモリ５４内に再び書込まれ、以下同様の処理が
繰返される（第１６Ｂ図参照）。 以上がエンベロープ演算の過程であり、このようにして
前記第（５）〜第（７）式の演算、すなわち、なる演算
が行われる。 なお、インバータ７２の出力が“０゛の時（ＨＯＬＤ信
号が′６Ｆ′の時）はデータセレクタ５９の出力がＲＯ
Ｊとなり、したがつて、メモリ５４から読出されたデー
タはそのまま（増分値が加算されずに）ＥＮＶＤＡＴＡ
ｌ５〜０として出力され、また、メモリ５４内に再書込
みされる。 この場合、勿論エンベロープデータＡ，ｌｌ，ｌ２は変
化しない。なお、実際には、インバータ７２の出力はタ
イミング合わせ用の回路を介してデータセレクタ５９に
供給されるが、この点に関する説明は省略する。３）位
相演算 この位相演算の過程は上述したエンベロープ演算の過程
と略同じであり、したがつて詳細な説明は省略するが、
第１６Ａ図、第１６Ｂ図のホ〜トに各々位相演算メモリ
５５、位相増分値メモリ６７の各出力およびＦＲＥＱＤ
ＡＴＡｌ５〜０を示す。 このデータＦＲＥＱＤＡＴＡｌ５〜０が第７図の楽音演
算回路へ供給される。この位相演算が前述した第（２）
〜第（４）式の演算、すなわち、なる演算である。 なお、アダー６１の入力端子Ｂへ供給される外部コント
ロールデータは、楽音に周波数変調（例えばビフラート
）をかける場合に供給されるデータであり、周波数変調
をかけない場合はＲＯＪである７）楽音波形演算 この楽音波形演算は楽音波形を形成するための演算であ
り、第７図に示す楽音演算回路によつて、上述したＥＮ
ＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡｌ５〜０を
用いて行われる。 第７図において、符号４７はマイクロプログラムメモリ
（ＲＯＭ）であり、このメモリ４７には予め第１７図に
示す６４ステップ（１ステップ１６ビット）のマイクロ
命令が記憶されている。この第１７図において、Ｏ印は
“ｒ゛信号を、空欄は“０゛信号を示している。例えば
、図の第１行目の命令ＴＯは″００・・・０１１１ｒ゛
なる命令である。また、図の最上部には各ビット信号の
名称が記載されている。各ビット信号の働きは次の通り
である。・チャンネルアドレス信号ＣＨＡ３〜０（第１
５〜第１２ビット）前述したように、チャンネルＣＨＯ
〜ＣＨｌ５の各々についての処理タイミングを示す信号
である（第１２図、第１５図参照）。 ●ゲート信号ＧＡＴＥＭＵＬＫ（第７ビット）このゲー
ト信号ＧＡＴＥＭＵＬＫが″Ｒ５になると、第７図のゲ
ート回路９２が開状態となる。 ・セレクト信号ＦＲＥＱＳＥＬ（第６ビット）このセレ
タト信号ＦＲＥＱＳＥＬが６′０″になると、第７図の
セレクタレジスタＲ３の入力端子Ａが選択され、“１゛
になると、入力端子Ｂが選択される。 ・ロード信号ＬＤＢ（第５ビット） このロード信号ＬＤＢが゜゜１゛になると、第７図の出
力バッファ９３にデータが読込まれる。 ・ロード信号ＬＤＲ５（第４ビット） このロード信号ＬＤＲ５が“１゛になると、レジスタＲ
５（第７図）にデータが読込まれる。 ・ロード信号ＬＤＲ４（第３ビット） このロード信号ＬＤＲ４が゜゜１゛になると、．レジス
タＲ４にデータが読込まれる。 ・ロード信号ＬＤＲ３（第２ビット） このロード信号ＬＤＲ３が゜゜Ｆ゛になると、レジスタ
Ｒ３に上述したセレクト信号ＦＲＥＱＳＥＬによつて選
択されたデータが読込まれる。 ・ロード信号ＬＤＲ２（第１ビット）このロード信号Ｌ
ＤＲ２が゜゜１゛になると、レジスタＲ２にデータが読
込まれる。 ・ロード信号［Ｊ）Ｒ１（第０ビット） このロード信号ＬＤＲｌが“４ｒ゛になると、・ジスタ
Ｒ１にデータが読込まれる。 また、第１７図においてＯ印の中に記入された数字は、
その信号によつて処理されるチャンネルＣＨＯ〜ＣＨｌ
５の番号を示している。 上述したマイクロプログラムメモリ４７内の各命令はア
ドレス信号１Ａ５〜０によつて読出される。すなわち、
アドレス信号１Ａ５〜０がＲＯＪの時間第１７図の命令
ＴＯが読出され、ＲｌＪの時命令Ｔ１が読出され、 、
Ｒ６３Ｊの時命令Ｔ６３が読出される。そして、読出さ
れた命令に含まれる各ビット信号の内、チャンネルアド
レス信号ＣＨ３〜０が第５図および第６図の回路各部へ
出力され、また、他のビット信号がインストラクション
レジスタ４８によつて１ベースクロックタイム遅延され
た後、第７図へ出力される。次に、第７図に示す回路の
動作を第１７図および第１８図を参照して説明する。 まず、第１８図はクロックパルスＭＣＬＫｌ、アドレス
信号１Ａ５〜０、ＰＩＡ５〜０、ＥＮＤＡＴＡｌ５〜０
、ＦＲＥＱＤＡＴＡｌ５〜０および第７図各部の出力の
相互関係を示すタイミング図であり、この図において長
方形枠の右下隅の数字ＲＯＪ，ｒｌョは各々チャンネル
番号を示している。また、第７図におけるマイクロプロ
グラムメモリ４７内の各マイクロ命令ＴＯ〜Ｔ６３は、
前述したようにアドレス信号１Ａ５〜０（第１８図口）
により、常時、繰返し読出される。そして、読出された
各マイクロ命令ＴＯ〜Ｔ６３がインストラクションレジ
スタ４８により１ベースクロックタイム遅延されて第７
図の各部へ出力される。他方、アドレス信号ＰＩＡ５〜
０（第１８図ハ）はアドレス信号１Ａ５〜０を１ベース
クロックタイム遅延させた信号である。したがつて、第
１８図ハおよびへに示すように、アドレス信号ＰＩＡ５
〜０がＲＯョの時インストラクションレジスタ４８から
マイクロ命令ＴＯが出力され、 アドレス信号ＰＩＡ
５〜０がＲ６３Ｊの時インストラクションレジスタ４８
からマイクロ命令Ｔ６３が出力される。また、前述した
データＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡ
ｌ５〜０が第７図の回路へ供給されるタイミングは、第
１６Ａ図、第１６Ｂ図二および卜に示される通りであり
、これらのデータが各々第１８図二およびホに転記され
ている。 なお、第１８図ホにおいてω１，ω２，ω。に代えてω
１ｔ，ω２ｔ，ω０ｔ１と記載しているのは前述した（
１）式との対応をわかり易くするためである。以下、第
１８図にしたがつて第７図の回路の動作を述べる。 まず、信号ＰＩＡ５〜０がＲＯＪとなる時間ＴＯ（第１
８図最下部参照）においては、第７図のインストラクシ
ョンレジスタ４８からマイクロ命令ＴＯが出力される。
また、この時、レジスタＲ１の入力端へはチャンネルＣ
ＨＯのＥＮＶＤＡＴＡｌ５〜０ｒＩ１Ｊが供給され、セ
レクタレジスタＲ３の入力端子ＡへはチャンネルＣＨＯ
のＦＲＥＱＤＡＴＡｌ５〜０ｒ０）１ｔＪが供給されて
いる。インストラクションレジスタ４８からマイクロ命
令ＴＯが出力されると、ロード信号ＬＤＲｌ〜ＬＤＲ４
（第１７図参照）が各々レジスタＲ１〜Ｒ４へ供給され
る。ここで、ロード信号ＬＤＲｌ，ＬＤＲ３はチャンネ
ルＣＨＯの楽音信号を形成するための信号であるが、ロ
ード信号ＬＤＲ２，ＬＤＲ４はチャンネルＣＨｌ５の楽
音信号を形成するための信号である。以下、チャンネル
ＣＨＯの楽音信号を形成する場合についてのみ説明する
。ロード信一号ＬＤＲｌおよびＬＤＲ３が各々レジスタ
Ｒ１およびＲ３へ供給されると、レジスタＲ１およびＲ
３に各々上記のデータ１１およびω１ｔが読込まれる（
第１８図卜，り参照）。なお、この時セレクト信号ＦＲ
ＥＱＳＥＬば０゛であり、レジスタＲ３の入力端子Ａが
選択されている。レジスタＲ３にデータω１が読込まれ
ると、このデータω１ｔがサインテーブル９６へ供給さ
れ、これにより、サインテーブル９６からＳｉｎω１ｔ
が出力される（第１８図オ参照）。次に、時間ｔ１にな
ると、レジスタＲ１の入力端へＥＮＶＤＡＴＡｌ５〜０
ｒＩ２Ｊが、またレジスタＲ３の入力端子Ａ−．ＦＲＥ
ＱＤＡＴＡｌ５〜０「ω２ｔＪが各々供給され、また、
インストラクションレジスタ４８からマイクロ命令Ｔ１
（第１７図参照）が出力される。 このマイクロ命令Ｔ１により、ロード信号１Ｊ）Ｒ１〜
ＬＤＲ４が各々レジスタＲ１〜Ｒ４へ供給され、各レジ
スタＲ１〜Ｒ４に第１８図に示す各データが読込まれる
。また、レジスタＲ３にデータω２ｔが読込まれ、サイ
ンテーブル９６へ供給されると、サインテーブル９６か
らデータＳｉｎω２ｔが出力される。また、レジスタＲ
４にデータＳｉｎω１ｔが読込れ、またレジスタＲ２に
データ１１が読込まれ、これらのデータが各々乗算器９
０が供給されると、乗算器９０からデータ１１Ｓｉｎω
１ｔが出力される（第１８図ワ）。またこの時ゲート信
号ＧＡＴＥＭＵＩＫぱ“０゛であり、したがってゲート
回路９２の出力は０である。（第１８図力）。そして、
乗算器９０から上述したデータ１１ｓｉｎω１ｔが出力
され、ゲート回９２からデータ０が出力されると、アダ
ー９１の出力が１１Ｓｉｎω１ｔとなる（第１８図ヨ）
。次に、時間Ｔ２になると、インストラクションレジス
タ４８からマイクロ命令Ｔ２が出力される。これにより
、ロード信号ＬＤＲ２，ＬＤＲ４，ＬＤＲ５が各々レジ
スタＲ２，Ｒ４．Ｒ５へ供給され、各レジスタＲ２，Ｒ
４，Ｒ５に第１８図に示す各データが読込まれる。なお
、レジスタＲｌ，Ｒ３内のデータは時間ｔ１におけるデ
ータと同じである。またこの時、サインテーブル９６、
乗算器９０、アダー９１の各出力は各々図に示す通りと
なる。次に、時間Ｔ３になると、インストラクションレ
ジスタ４８からマイクロ命令Ｔ３が出力される。 これにより、ロード信号ＬＤＲｌ，ＬＤＲ３、セレクト
信号ＦＲＥＱＳＥＬｌゲート信号ＧＡＴＥＭＵＬＫが各
々レジスタＲｌ，Ｒ３、ゲート回路９２へ供給される。
ロード信号ＬＤＲｌがレジスタＲ１へ供給されると、レ
ジスタＲ１にデータＡが読込まれる。また、この時Ｔ３
においてレジスタＲ２，Ｒ４．Ｒ５内のデータは時間Ｔ
２におけるデータと同じである。したがつて、乗算器９
０の出力はデータＩ２ｓｉｎω２ｔとなり、また、レジ
スタＲ５の出力はデータ１１ｓｉｎω１ｔとなる。 ここで、ゲート信号ＧＡｌＥＭＵＬＫによりゲート回路
９２が開状態になると、アダー９１の出力がデータ１１
Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔとなり、このデータが
アダー９５の入力端子Ｂへ供給される。この結果、アダ
ー９５の出力がデータω。ｔ＋１１Ｓｉｎω１＋Ｉ２Ｓ
ｉｎω２となり、このデータがレジスタＲ３の入力端子
Ｂへ供給される。ここで、レジスタＲ３へロード信号１
Ｊ）Ｒ３およびセレクト信号ＦＲＥＱＳＥＬが共に供給
されると、レジスタＲ３の入力端子Ｂのデータが同レジ
スタＲ３に読込まれ、サインテーブル９６へ供給される
。これにより、時間Ｔ３においてサインテーブル９６か
ら、Ｓｉｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω
２ｔ）なるデータが出力される（第１８図参照）。 次に、時間Ｔ４になると、インストラクションレジスタ
４８からマイクロ命令Ｔ４が出力される。これにより、
ロード信号ＬＤＲｌ〜１Ｊ）Ｒ４が各々レジスタＲ１〜
Ｒ４へ供給され、図に示す各データがレジスタＲ１〜Ｒ
４に読込まれる。ここで、レジスタＲ２，Ｒ４に読込ま
れた各データはチャンネルＣＨＯの楽音信号を形成する
ためのデータであるが、レジスタＲｌ，Ｒ３に読込まれ
たデータは、チャンネルＣＨｌの楽音信号を形成するた
めのデータである。すなわち、この時間Ｔ４からチャン
ネルＣＨｌの楽音信号形成が開始される。レジスタＲ２
，Ｒ４にチャンネルＣＨＯのデータＡおよびデータＳｉ
ｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔ）が
読込まれると、乗算器９０から、Ａｓｉｎ（ω０ｔ＋１
１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔ）なるデータ、すな
わち、チャンネルＣＨＯについての前記第（１）式のデ
ータが出力され、このデータがアダー９１から出力され
る。 次に、時間Ｔ５になると、インストラクションレジスタ
４８からマイクロ命令Ｔ５が出力される。 これにより、ロード信号ＬＤＲ５がレジスタＲ５へ供給
され、上記のデータがレジスタＲ５に読込まれる。次に
、時間Ｔ６になると、インストラクションレジスタ４８
からマイクロ命令Ｔ６が出力される。 これにより、ロード信号ＬＤＢが出力バッファ９３に供
給され、レジスタＲ内のチャンネルＣＨＯに関するデー
タＡｓｉｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω
２ｔ）が出力バッファ９３に読込まれる。 そして、この出力バッファ９３に読込まれたデータがＤ
−Ａ変換器９４によつてアナログ信号に変換され、スピ
ーカ（図示略）から楽音として発音される。以上がチヤ
ンネノＬ／ＣＨＯの楽音信号を形成する過程であり、上
述したように、チャンネルＣＨＯの楽音信号はアドレス
信号ＰＩＡ５〜０がＲＯ〜６ョの間に形成される。 また、チャンネルＣＨｌ〜ＣＨｌ５の各楽音信号も全く
同様の過程で形成される。この場合、チャンネルＣＨｌ
の楽音信号は信号ＰＩＡ５〜０がＲ４〜１０Ｊの時形成
され、チャンネルＣＨ２の楽音信号は信号ＰＩＡ５〜０
がＲ８〜１４Ｊの時形成され、 チャンネルＣＨｌ５
の楽音信号は信号円Ａ５〜０がＲ６Ｏ〜２Ｊの時形成さ
れる。しかして、上述した第７図の回路の動作は常時繰
返し行われている。 したがつて、例えばチヤンネノ顎ＨＯに楽音割当てが行
われ、次いで第１３図のデータ転送期間Ｔｔにおいてチ
ャンネルＣＨＯのについての各種データの転送が行われ
、次いで第１３図の楽音演算期間Ｔｇに入り、チャンネ
ルＣＨＯのＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡ
ＴＡｌ５〜０が信号ＰＩＡ５〜０ｒ０〜３Ｊのタイミン
グにおいて第７図の回路へ逐次供給されると、チャンネ
ルＣＨＯの楽音信号が上記の過程で形成される。一方、
チャンネルＣＨＯの発音割当てが行われていない時は、
上述したチャンネルＣＨＯのＥＮＶＤＡＴＡｌ５〜０，
ＦＲＥＱＤＡＴＡ１５〜０が共にＲＯＪとなり、楽音形
成は行われない。′，）キーオフ処理 キー群１０２（第３図）の押下されていたキーが離鍵さ
れると、前述したようにキーアサイナ１０３が、離鍵さ
れたキーの発音割当てが行われているチャンネル（ＣＨ
Ｏ〜ＣＨｌ５）の発音終了を指示するデイケイコマンド
またはダンプコマンドを出力する。 以下、これらのコマンドに対応して行われる処理を説明
する。（１）デイケイコマンドに対する処理 例えばチャンネルＣＨＯの発音終了を指令する場合、キ
ーアサイナ１０３は１６ビットのデイケイコマンド６６
００・・・０１゛（第０ビットが“１゛で、他のビット
ぱ゜０゛）をアドレス信号と共に出力する。 このデイケイコマンドは第５図に示すデイケイコマンド
レジスタ３８に読込まれる。次いで、クロックパルスＩ
ＮＩＴＣＬＫが立上ると、同レジスタ３８内のデイケイ
コマンドがデイケイレジスタ３９に読込まれ、デイケイ
マルチプレクサ４０へ供給される。デイケイマルチプレ
クサ４０は、前述したイーツトマルチプレクサ３４、ラ
ンマルチプレクサ３５と同一構成であり、チャンネルア
ドレス信号ＣＨＡ３〜０がＲＯョの時人力端のデータ（
１６ビット）の第０ビット目の信号を出力し、 ＣＨ３
〜０がＲｌ５Ｊの時人力端のデータの第１５ビット目の
信号を出力する。このデイケイマルチプレクサ４０の出
力は、レジスタ４１によつて１ベースクロックタイム遅
延された後、信号ＤＥＯＡＹとしてデイケイダンプ制御
回路２９へ出力される。デイケイダンプ制御回路２９は
、同信号ＤＥＣＡＹに基づいてチャンネルＣＨＯにおい
てデイケイ指令が出力されたことを検知し、デイケイリ
クエスト信号ＤＥＱを、アドレス信号ＰＩＡ５〜０がＲ
Ｏ〜３ョのタイミングにおいて出力すると共に、次の処
理を行う。すなわち、レジスタ２４からセグメントメモ
リ２２のチャンネルＣＨＯに対応する第０記憶スロット
内のデータが出力された時、このデータをチェックし、
同データの値に応じて次の各データＥＤをアダー２５の
入力端子Ａへ出力する。 この処理により、その時点におけるチャンネルＣＨＯの
楽音形成がセグメント０〜４のいずれりある場合におい
ても、楽音形成がセグメント５へ強制的に移行し、以後
セグメント５〜７の楽音形成が行われる。 また、チャンネルＣＨＯの楽音形成がセグメント５〜７
のいずれかになる場合は、そのまま楽音形成が進行する
。以上がデイケイコマンドに対する処理である。（Ｉｉ
）ダンプコマンドに対する処理 例えばチャンネルＣＨＯの発音を急速に終了させる場合
、キーアサイナ１０３は１６ビットのダンプコマンド４
′００・・・０ｒ′（第０ビットが“゜１゛）をアドレ
ス信号と共に出力する。 このダンプコマンドは第５図に示すダンプコマンドレジ
スタ４２内に読込まれる。次いで、クロックパルスＩＮ
ＩＴＣＬＫが立上ると、同レジスタ４２内のダンプコマ
ンドがダンプレジスタ４３内に読込まれ、ダンプマルチ
プレクサ４４へ供給される。 ダンプマルチプレクサ４４は、デイケイマルチプレクサ
４０と同様に、チャンネルアドレス信号ＣＨＡ３〜０に
基づいて入力端へ供給されるデータ（１６ビット）を直
列データに変換し、レジスタ４１へ出力する。レジスタ
４１はダンプマルチプレクサ４４の出力を１ベースクロ
ックタイム遅延させ、信号ＤＡＭＰとしてデイケイ・ダ
ンプ制御回路２９へ出力する。デイケイ・ダンプ制御回
路２９は、この信号ＤＡＭＰに基づいてチャンネルＣＨ
Ｏに対するダンプ指令が出力されたことを検知し、以後
、アドレス信号ＰＩＡ５〜０がＲＯ〜３Ｊのタイミング
においてダンプリクエスト信号ＤＡＱＣ“１゛）を第６
図左下部に示すデータセレクタ５９へ出力する。これに
より、以後、エンベロープ演算メモリ５４から出力され
るチャンネルＣＨＯのエンベロープ１１，１２，Ａが各
々、減衰回路６３によつて１−１１６４Ｊに減衰され、
データセレクタ５９を介してアダー５７へ供給される。
これにより、発生楽音が急速に減衰する。以上がダンプ
コマンドに対する処理である。なお、パーカツシブ系の
楽音の場合、キーオフ時点においてセグメント９〜７が
すでに終了している場合もある。 このような場合は、勿論デイケイ、ダンプコマンドがキ
ーアサイナ１０３から出力されることはない。 ））発音終了処理 発音終了は第５図のセグメントメモリ２２内のデータが
Ｒ８Ｊ（“′１０００′゛）になつた場合、またはＥＮ
ＶＤＡＴＡｌ５〜０（第６図参照）が負になつた場合に
検出される。 すなわち、第５図のレジスタ２４の出力の第３ビットが
オアゲート２７の第１入力端へ供給されている。また、
第６図下部に示す負データ検出回路６４はＥＮＶＤＡＴ
Ａｌ５〜０が負になつた時信号ＲＥＲ（゛゜１゛信号）
を出力する回路であり、この信号ＲＥＲは同オアゲート
２７の第２入力端へ供給される。この結果、発音が終了
すると、オアゲート２７から゜“１゛信号が出力され、
発音終了処理回路２８へ供給される。発音終了処理回路
２８はオアゲート２７の出力およびチャンネルアドレス
信号ＣＨＡ３〜０に基づいてどのチヤンネルＣＨＯ〜Ｃ
Ｅｌ５の発音が終了したかを検知し、終了したチャンネ
ルＣＨＯ〜ＣＨｌ５を示す１６ビットの信号ＳＦＣを出
力する。例えばチャンネルＣＨＯが終了した場合、信号
ＧＦＣとして゜“１１・・・１０゛（第０ビットが゜゜
０゛）を出力する。この信号ＳＦＣはランレジスタ３２
、デイケイレジスタ３９、ダンプレジスタ４３へ供給さ
れ、これにより、これらのレジスタ３２，３９，４３の
各第０ビットがリセットされる。ランレジスタ３２の第
０ビットがリセットされると、このランレジスタ３２の
出力がキーアサイナ１０３へ供給されていることから、
キーアサイナ１０３がチャンネルＣＨＯの発音終了を検
知し、その後のキーオンに対してチャンネルＣＨＯに新
たな発音割当てを行う。なお、上記実施例の説明では、
この発明を電子オルガンに適用したが、電子オルガン以
外の同様な他の電子楽器にも勿論この発明を適用できる
。 また上記実施例ではエンベロープ波形を８個のセグメン
トに分割し、各セグメントにおいて独立した波形計算を
実行できるようにしたが、分割するセグメントの数は８
個に限定されない。更に楽音波形のアタック状態、サス
チイン状態、デイケイ状態を上記セグメントに対して割
当てる割当てかたも、上記実施例中の説明のものに限定
されない。〔発明の効果〕 以上詳述したことから明らかなように、この発明によれ
ば、アサイナとウエイブジエネレータとが各々独立に動
作し、したがつて両者を同期動作させる等の設計上の制
約が生じない利点がある。 また、この発明によれば、アサイナが周波数データ等を
各チャンネル毎にバスラインを介して順次ウエイブジエ
ネレータへ出力するので、アサイナとウエイブジエネレ
ータとの間の配線数を減少させ得る効果がある。

【図面の簡単な説明】

第１図および第２図各々、この発明の一実施例において
用いられる楽音波形形成の基本原理を説明するためのブ
ロック図および楽音信号のエンベロープ波形図、第３図
はこの発明の一実施例を適用した電子オルガンの構成を
示すブロック図、第４図〜第７図は各々同実施例におけ
るウエイブジエネレータ内の各部の構成例を示す回路図
、第８図は同実施例において用いられる各種クロックパ
ルスの波形図、第９図〜第１１図は各々、同実施例にお
ける増分値データメモリ１１、初期値データメモリ１３
、セグメントデータメモリ１５の各記憶内容を示す図、
第１２図はメモリ１１，１３，１５内のデータをメモリ
５４，５５，６６，６７，７６へ各々転送する過程を説
明するためのタイミングチャート、第１３図は信号１Ｎ
ＩＴ−１と信号ＲＵＮ−１を説明するためのタイミング
チャート、第１４図はメモリ５４，５５の記憶内容を示
す図、第１５図は各セグメント０〜７の時間計測過程を
説明するためのタイミングチャート、第１６Ａ図、第１
６Ｂ図はエンベロープおよび位相演算の過程を説明する
ためのタイミングチャートであり、第１６Ｂ図は第１６
Ａ図の続きである。 第１７図はマイクロプログラムメモリ４７から出力され
るマイクロ命令を示す図、第１８図は第７図に示す楽音
演算回路の動作を説明するためのタイミングチャートで
ある。１１・・・・・・増分値データメモリ、１３・・
・・・・初期値データメモリ、１５・・・・・セグメン
トデータメモ■八２２・・・・セグメントメモリ、５４
・・・・・エンベロープ演算メモリ、５５・・・・位相
演算メモリ、５７，６０・・・・アダー、６６・・・・
エンベロープ増分値メモリ、６７・・・・・・位相増分
値メモリ、７６・・セグメントカウンタメモｌ八１０３
・・・・・・キーアサイナ、１０４・・・・・・ウエイ
ブジエネレータ、１０８・・・楽音波形形成部。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤キーの操作により選択された音を複数のチャン
   ネルのいずれかに割り当てるアサイナと、このアサイナ
   の割当てに対応して各チャンネルごとに当該チャンネル
   に割り当てられた音の楽音波形を発生するウエイブジエ
   ネレータとを具示た電子楽器において、上記アサイナは
   、上記各チヤンネルへの音の割当に対応して割り当てた
   音に関する周波数データおよびエンベロープデータを各
   チャンネルごとにバスに順次出力するものであり、上記
   ウエイブジエネレータは、 （ａ）上記バスに送出された上記周波数データおよびエ
   ンベロープデータを上記各チャンネルごとにそれぞれ記
   憶する記憶手段と、（ｂ）上記記憶手段に記憶された周
   波数データを各チャンネルごとにそれぞれ演算して各チ
   ャンネルの位相データを形成して時分割出力する第１の
   演算手段と、（ｃ）上記記憶手段に記憶されたエンベロ
   ープデータを各チャンネルごとにそれぞれ演算して各チ
   ャンネルのエンベロープ波形データを形成して時分割出
   力する第２の演算手段と、（ｄ）上記第１および第２の
   演算手段から出される位相データおよびエンベロープ波
   形データに基づき各チャンネルごとに時分割で楽音波形
   を形成する楽音波形形成手段と、を設けた電子楽器。