JPS6042554B2 - Ｃｍｏｓメモリデコ−ダ回路 - Google Patents

Ｃｍｏｓメモリデコ−ダ回路

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JPS6042554B2
JPS6042554B2 JP55183074A JP18307480A JPS6042554B2 JP S6042554 B2 JPS6042554 B2 JP S6042554B2 JP 55183074 A JP55183074 A JP 55183074A JP 18307480 A JP18307480 A JP 18307480A JP S6042554 B2 JPS6042554 B2 JP S6042554B2
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    • G—PHYSICS
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    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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Description

【発明の詳細な説明】 本発明は、デコーダ出力を複数に分割する形式のＣＭＯ
Ｓメモリデコーダ回路に関する。
メモリが大容量化されメモリセルが微細になつてくると
、ワード線などのピッチも小になつてワード線１つにデ
コーダ１つという従来のデコーダパターンは画きにくく
なると共に、高速性も失なわれてくる。
大容量化が進んでいるダイナミックＲＡＭＮＲＯＭなど
で使われているデコーダ出力を２分割、４分割する手法
は、上述の問題に対する有効な解決策である。ＣＭＯＳ
素子をメモリセルに使用するＣＭＯＳメモリでは、この
型のセルは６トランジスタを要して小型化しにくいので
ワード線ピッチに余裕があり、従来形式の１ワード線１
デコーダ方式でも間に合うが、高集積化を図つたものに
は２分割法をとつたものがある。ＣＭＯＳメモリには周
辺回路のみＣＭＯＳ素子で、メモリセル部はｎチャンネ
ルＭＯＳトランジスタからなるものもあり、中でもＲＯ
Ｍは高集積化しやすいので、か）るメモリのＣＭＯＳデ
コーダにも４分割法をとることが望まれる。本発明はか
ゝる要求を満足できるＣＭＯＳデコーダを提供しようと
するものであつて、特徴とする所はアドレスの下位ｍビ
ット （ｍは自然数）を除くビット群を受けて２ｍ本の
ワード線の一括選択出力を生じる初段ゲートと、前記下
位ｍビットを受けてその２ｍ種の組合せのうち１つが高
レベルとなるクロックを生じる回路と、該クロックの１
つを受けるＰチャンネルＭＩＳトランジスタと低電位電
源に接続されたｎチャンネルＭＩＳトランジスタを有し
、該両トランジスタのゲートに前記一括選択出力を受け
、該両トランジスタの直列接続点にワード線が接続され
てなるＣＭＩＳインバータと、各ワード線に接続され、
ゲートが前記２ｍ本のワード線のうちの残りの（２ｍ−
１）本のワード線に接続された各（２ｍ−１）個のプル
ダウン用ｎチャンネルＭＩＳトランジスタとを備えるこ
とにある。
次に図面を参照しながらこれを詳細に説明する。第１図
はＣＭＯＳメモに使用された２分割型のデコーダを示す
。
ＮＡｌはナンドゲートで、アドレスＡ１とＫ，Ａ２と？
， ・・・・ＡｎとＡ石から各１つを選んだｎ個の信号
を受け、全信号がＨ（ハイ）レベルのときＬ（ロー）レ
ベルの出力を出じる。ＮＯｌ，ＮＯ２はノアゲートで、
ｐチャンネルＭＯＳトランジスタＱ１とＱ２，Ｑ５とＱ
６，及びｎチャンネルＭＯＳトランジスタＱ３とＱ４，
Ｑ７とＱ８からなる。ナンドゲートＮＡｌがＬレベルの
出力を生じるとトランジスタＱ２，Ｑ６はオン、Ｑ３，
Ｑ７はオフとなり、最下位のアドレスＡ。がＬならトラ
ンジスタＱｌ，ｑがオン、Ｑ４，Ｑ５がオフとなるから
ワード線Ｗ。が電源ＶＯ。へ接続され、ワード線Ｗ１は
グランドへ接続され、前者が選択、後者が非選択となる
。アドレスんがＨならこの逆でＷ。が非選択、Ｗ１が選
択となる。ｂ図はａ図の回路をシンボルで表わしたもの
である。ワード線にデコーダを１対１対応させる従来方
式ではアドレスＡ。，ん木ナンドゲートＮＡｌに与える
ようにしてか）るナンドゲートをそれぞれワード線Ｗ。
，Ｗｌ・・・に対して設けるから、比較的大きなスペー
スを占めるナンドゲートを微小ピッチの各ワード線に設
けることは困難である。ずらして配置する事も考えられ
るが、この場合は当然ワード線に余分な長さが必要にな
つて浮遊客量の増大などをもたらす。この点、第１図の
２分割方式ではワード線２本にナンドゲート１つで済む
から、等価的にワード線ピッチは２倍になり、それだけ
高集積度のメモリでもデコーダを容易に収容できるよう
になる。第２図はｎチャンネルＭＯＳ素子使用のスタテ
ィックメモリ（ＲＯＭ）に使用される４分割型のデコー
ダを示す。
ＮＯはノアゲートであり、アドレスＡ２〜福（これらの
選択要領は前と同じ）を受ける並列トランジスタ１０、
負荷デイプリーシヨントランジスタ１２からなり、全ア
ドレスビットＬのときＨの出力を生じる。この出力はそ
のまま及びインバータ１４で反転されてアンドゲート群
ハに入る。φ００〜φ。。は下位側から１番目および２
番目のアドレスＡ。，Ａｌから作られたクロックで）φ
（１）：入卜入−ラ φ０１ら入卜Ａｌ９φ１００Ａ０
８Ｋ，φ１１＝ＡＯ−Ａ１である。この回路で使用され
るトランジスタは全てｎチャンネルＭＯＳである。ノア
ゲートＮＯがＨレベル出力を生じるとアンドゲートハの
図面上側トランジスタはオン、下側トランジスタはオフ
、従つてクロックφ。。がＨならワード線Ｗ。が選択さ
れ、φ０１がＨならＷ１が選択される。この回路ではデ
コーダ即ちノアゲートＮＯの出力を４分割するのて等価
的にワード線ピッチは４倍になり、更に高集積度のメモ
リでもデコーダを容易に配設できる。第３図はダイナミ
ックメモリ（ＤＲＡＭ）に使用された４分割型のデコー
ダを示し、やはりノアゲートのＨ出力をクロックφ。
ｏ〜φ１１で４分割してワード線Ｗ。，Ｗｌ・・・を駆
動する。ＦＦは非選択ワード線のＬレベルクランプを目
的としてフリップフロップ、西はプリチャージ信号、Ｖ
Ｒは内部発生■。電圧であでる。このような分割法をＣ
ＭＯＳメモリに適用するに当つては第４図または第５図
のようにすることが考えられる。
第４図では前述のナンドゲートのＬレベル出力でｐチャ
ンネルトランジスタ２０をオン、ｎチャンネルトランジ
スタ２２をオフにし、クロックφ。でｐチャンネルトラ
ンジスタ２４をオン、ｎチャンネルトランジスタ２６を
オフにしてワード線Ｗ。を選択する。ワードＷｌ，Ｗ２
，Ｗ３は同様にしてクロックφ。１，φ０１，φ１１で
選択する。
第５図ではクロックφ。ｏ〜φ１１で開閉されるトラン
ジスタ２４の使用をやめて該クロックをトランジスタ２
０のソースに加え、該クロックでワード線を駆動させる
。このようにするとトランジスタ２４は省略できるが、
選択から非選択になつたワード線を立下げる回路（ワー
ド線放電回路）゛部分が厄介である。即ち第４図の場合
これはｎチャンネルトランジスタ２６でよく、これはワ
ード線群Ｗ。−Ｗ３の放電用またはブルダウン用トラン
ジスタ２２と同タイプであるから同じ導電型の半導体層
に形成し、簡潔に配線てきるが、第５図のａ場合はワー
ド線ブルダウン用トランジスタ２８はｐチャンネル型に
して同じクロック、例えばφ１１の系には該φ１１を加
えることになる。この場合はトランジスタ２８はトラン
ジスタ２２と同タイプではないから配設位置を変える必
要があり、配”線等が複雑になる。そこで第５図ｂの様
にトランジスタ２８をｎチャンネル型にすることも考え
られるが、この場合は同じクロックは使用できず、残り
の３つのクロック例えばφ１１の系ではクロックφ。０
，φ０１，φ１０を使用し、これらを受ける３個のｎチ
ャンネルトランジスタ２９を並設する必要がある。
しかも配線は、クロックφ。ｏ〜φ１１はトランジスタ
２０に対してはそのドレインに、上記各３個のトランジ
スタに対してはゲートに加える必要があり、クロック配
線が簡単でない。第６図は本発明のＲ（）Ｍの実施例を
示す。本発明ではナンドゲートＮＡの出力をＣＭＯＳイ
ンバータ３０で受け、ブルダウン用には各３個のｎチャ
ンネルＭＯＳトランジスタ３２を使用し、そのゲートを
残りの３ワード線に接続する。動作を説明すると、ナン
ドゲートＮＡがＬレベル出力を生じてワード線群Ｗ。−
Ｗ３を選択すると、クロックφ．〜φ１１のうちＨレベ
ルにあるクロックがインバータ３０に加わり該インバー
タ１個がＨレベル出力を生じ、ワード線を１個選択する
。ＲＯＭセル群４０は一般的な結線方法でビット線Ｂ。
，Ｂｌ，八・・・・・・に配線され、ここでは、情報“
゜１゛をセントラルトランジスタ４２有り、情報゜゜０
゛をセルトランジスタ４２無しで示してある。なお、本
発明はＲＯＭメモリに限らず、スタティックＲＡＭにも
適用可能であり、その楊合には、セルトランジスタ４２
は、セル４牡同図ｂに示す如きスタティックＣＭＯＳセ
ル４６でよい。勿論この第６図では４ワード線Ｗ。−Ｗ
３に対するデコーダ部分のみを示すが、ワード線Ｗ４〜
Ｗ７，Ｗ８〜Ｗｌｌ・・・・・・に対しても（若し有る
なら）図示と同様構成のデコーダが設けられる。この第
６図に示す本発明のデコーダではブルダウン用には３個
のトランジスタを使用するが、これらのトランジスタは
ｎチャンネル型であるからワード線Ｗ。
−Ｗ３同時ブルダウン用のｎチャンネル型トランジスタ
２２と同じ半導体層及びｎチャンネルセルアレイ層に配
設でき、またゲートはクロックではなく他のワード線電
位を受けるので配線が容易である。また、ｐチャンネル
トランジスタはプルアップに際してはワード線を電源電
圧まで持上げることができるがブルダウンに際してはグ
ランドまで下げることはできなくてそれより■Ｔｈ（閾
値電圧）だけ高い所にとどまり、またｎチャンネルトラ
ンジスタはこの逆でプルアップはＶＴｌｌｌ段落ち、ブ
ルダウンはグランド迄になる。従つて本回路ではワード
線を電源、グランド間で振られることができ、有利であ
る。
【図面の簡単な説明】
第１図は２分割型のデコーダの説明図、第２図〜第５図
は４分割型のデコーダの説明図、第６図は本発明の実施
例を示す回路図、第７図は各種メモリセルの説明用回路
図である。 図面でＮＡはナンドゲート、３４はクロックφ。

Claims (1)

    【特許請求の範囲】
  1. １ アドレスの下位ｍビット（ｍは自然数）を除くビッ
    ト群を受けて２＾ｍ本のワード線の一括選択出力を生じ
    る初段ゲートと、前記下位ｍビットを受けてその２＾ｍ
    種の組合せのうちの１つが高レベルとなるクロックを生
    じる回路と、該クロックの１つを受けるＰチャンネルＭ
    ＩＳトランジスタと低電位電源に接続されたｎチャンネ
    ルＭＩＳトランジスタを有し、該両トランジスタのゲー
    トに前記一括選択出力を受け、該両トランジスタの直列
    接続点にワード線が接続されてなるＣＭＩＳインバータ
    と、各ワード線に接続され、ゲートが前記２＾ｍ本のワ
    ード線のうちの残りの（２＾ｍ−１）本のワード線に接
    続された各（２＾ｍ−１）個のプルダウン用ｎチャンネ
    ルＭＩＳトランジスタとを備えることを特徴とするＣＭ
    ＩＳメモリデコーダ。
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