JPS6042554B2 - Cmosメモリデコ−ダ回路 - Google Patents
Cmosメモリデコ−ダ回路Info
- Publication number
- JPS6042554B2 JPS6042554B2 JP55183074A JP18307480A JPS6042554B2 JP S6042554 B2 JPS6042554 B2 JP S6042554B2 JP 55183074 A JP55183074 A JP 55183074A JP 18307480 A JP18307480 A JP 18307480A JP S6042554 B2 JPS6042554 B2 JP S6042554B2
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- JP
- Japan
- Prior art keywords
- word line
- transistor
- transistors
- channel
- gate
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- Expired
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、デコーダ出力を複数に分割する形式のCMO
Sメモリデコーダ回路に関する。
Sメモリデコーダ回路に関する。
メモリが大容量化されメモリセルが微細になつてくると
、ワード線などのピッチも小になつてワード線1つにデ
コーダ1つという従来のデコーダパターンは画きにくく
なると共に、高速性も失なわれてくる。
、ワード線などのピッチも小になつてワード線1つにデ
コーダ1つという従来のデコーダパターンは画きにくく
なると共に、高速性も失なわれてくる。
大容量化が進んでいるダイナミックRAMNROMなど
で使われているデコーダ出力を2分割、4分割する手法
は、上述の問題に対する有効な解決策である。CMOS
素子をメモリセルに使用するCMOSメモリでは、この
型のセルは6トランジスタを要して小型化しにくいので
ワード線ピッチに余裕があり、従来形式の1ワード線1
デコーダ方式でも間に合うが、高集積化を図つたものに
は2分割法をとつたものがある。CMOSメモリには周
辺回路のみCMOS素子で、メモリセル部はnチャンネ
ルMOSトランジスタからなるものもあり、中でもRO
Mは高集積化しやすいので、か)るメモリのCMOSデ
コーダにも4分割法をとることが望まれる。本発明はか
ゝる要求を満足できるCMOSデコーダを提供しようと
するものであつて、特徴とする所はアドレスの下位mビ
ット (mは自然数)を除くビット群を受けて2m本の
ワード線の一括選択出力を生じる初段ゲートと、前記下
位mビットを受けてその2m種の組合せのうち1つが高
レベルとなるクロックを生じる回路と、該クロックの1
つを受けるPチャンネルMISトランジスタと低電位電
源に接続されたnチャンネルMISトランジスタを有し
、該両トランジスタのゲートに前記一括選択出力を受け
、該両トランジスタの直列接続点にワード線が接続され
てなるCMISインバータと、各ワード線に接続され、
ゲートが前記2m本のワード線のうちの残りの(2m−
1)本のワード線に接続された各(2m−1)個のプル
ダウン用nチャンネルMISトランジスタとを備えるこ
とにある。
で使われているデコーダ出力を2分割、4分割する手法
は、上述の問題に対する有効な解決策である。CMOS
素子をメモリセルに使用するCMOSメモリでは、この
型のセルは6トランジスタを要して小型化しにくいので
ワード線ピッチに余裕があり、従来形式の1ワード線1
デコーダ方式でも間に合うが、高集積化を図つたものに
は2分割法をとつたものがある。CMOSメモリには周
辺回路のみCMOS素子で、メモリセル部はnチャンネ
ルMOSトランジスタからなるものもあり、中でもRO
Mは高集積化しやすいので、か)るメモリのCMOSデ
コーダにも4分割法をとることが望まれる。本発明はか
ゝる要求を満足できるCMOSデコーダを提供しようと
するものであつて、特徴とする所はアドレスの下位mビ
ット (mは自然数)を除くビット群を受けて2m本の
ワード線の一括選択出力を生じる初段ゲートと、前記下
位mビットを受けてその2m種の組合せのうち1つが高
レベルとなるクロックを生じる回路と、該クロックの1
つを受けるPチャンネルMISトランジスタと低電位電
源に接続されたnチャンネルMISトランジスタを有し
、該両トランジスタのゲートに前記一括選択出力を受け
、該両トランジスタの直列接続点にワード線が接続され
てなるCMISインバータと、各ワード線に接続され、
ゲートが前記2m本のワード線のうちの残りの(2m−
1)本のワード線に接続された各(2m−1)個のプル
ダウン用nチャンネルMISトランジスタとを備えるこ
とにある。
次に図面を参照しながらこれを詳細に説明する。第1図
はCMOSメモに使用された2分割型のデコーダを示す
。
はCMOSメモに使用された2分割型のデコーダを示す
。
NAlはナンドゲートで、アドレスA1とK,A2と?
, ・・・・AnとA石から各1つを選んだn個の信号
を受け、全信号がH(ハイ)レベルのときL(ロー)レ
ベルの出力を出じる。NOl,NO2はノアゲートで、
pチャンネルMOSトランジスタQ1とQ2,Q5とQ
6,及びnチャンネルMOSトランジスタQ3とQ4,
Q7とQ8からなる。ナンドゲートNAlがLレベルの
出力を生じるとトランジスタQ2,Q6はオン、Q3,
Q7はオフとなり、最下位のアドレスA。がLならトラ
ンジスタQl,qがオン、Q4,Q5がオフとなるから
ワード線W。が電源VO。へ接続され、ワード線W1は
グランドへ接続され、前者が選択、後者が非選択となる
。アドレスんがHならこの逆でW。が非選択、W1が選
択となる。b図はa図の回路をシンボルで表わしたもの
である。ワード線にデコーダを1対1対応させる従来方
式ではアドレスA。,ん木ナンドゲートNAlに与える
ようにしてか)るナンドゲートをそれぞれワード線W。
,Wl・・・に対して設けるから、比較的大きなスペー
スを占めるナンドゲートを微小ピッチの各ワード線に設
けることは困難である。ずらして配置する事も考えられ
るが、この場合は当然ワード線に余分な長さが必要にな
つて浮遊客量の増大などをもたらす。この点、第1図の
2分割方式ではワード線2本にナンドゲート1つで済む
から、等価的にワード線ピッチは2倍になり、それだけ
高集積度のメモリでもデコーダを容易に収容できるよう
になる。第2図はnチャンネルMOS素子使用のスタテ
ィックメモリ(ROM)に使用される4分割型のデコー
ダを示す。
, ・・・・AnとA石から各1つを選んだn個の信号
を受け、全信号がH(ハイ)レベルのときL(ロー)レ
ベルの出力を出じる。NOl,NO2はノアゲートで、
pチャンネルMOSトランジスタQ1とQ2,Q5とQ
6,及びnチャンネルMOSトランジスタQ3とQ4,
Q7とQ8からなる。ナンドゲートNAlがLレベルの
出力を生じるとトランジスタQ2,Q6はオン、Q3,
Q7はオフとなり、最下位のアドレスA。がLならトラ
ンジスタQl,qがオン、Q4,Q5がオフとなるから
ワード線W。が電源VO。へ接続され、ワード線W1は
グランドへ接続され、前者が選択、後者が非選択となる
。アドレスんがHならこの逆でW。が非選択、W1が選
択となる。b図はa図の回路をシンボルで表わしたもの
である。ワード線にデコーダを1対1対応させる従来方
式ではアドレスA。,ん木ナンドゲートNAlに与える
ようにしてか)るナンドゲートをそれぞれワード線W。
,Wl・・・に対して設けるから、比較的大きなスペー
スを占めるナンドゲートを微小ピッチの各ワード線に設
けることは困難である。ずらして配置する事も考えられ
るが、この場合は当然ワード線に余分な長さが必要にな
つて浮遊客量の増大などをもたらす。この点、第1図の
2分割方式ではワード線2本にナンドゲート1つで済む
から、等価的にワード線ピッチは2倍になり、それだけ
高集積度のメモリでもデコーダを容易に収容できるよう
になる。第2図はnチャンネルMOS素子使用のスタテ
ィックメモリ(ROM)に使用される4分割型のデコー
ダを示す。
NOはノアゲートであり、アドレスA2〜福(これらの
選択要領は前と同じ)を受ける並列トランジスタ10、
負荷デイプリーシヨントランジスタ12からなり、全ア
ドレスビットLのときHの出力を生じる。この出力はそ
のまま及びインバータ14で反転されてアンドゲート群
ハに入る。φ00〜φ。。は下位側から1番目および2
番目のアドレスA。,Alから作られたクロックで)φ
(1):入卜入−ラ φ01ら入卜Al9φ100A0
8K,φ11=AO−A1である。この回路で使用され
るトランジスタは全てnチャンネルMOSである。ノア
ゲートNOがHレベル出力を生じるとアンドゲートハの
図面上側トランジスタはオン、下側トランジスタはオフ
、従つてクロックφ。。がHならワード線W。が選択さ
れ、φ01がHならW1が選択される。この回路ではデ
コーダ即ちノアゲートNOの出力を4分割するのて等価
的にワード線ピッチは4倍になり、更に高集積度のメモ
リでもデコーダを容易に配設できる。第3図はダイナミ
ックメモリ(DRAM)に使用された4分割型のデコー
ダを示し、やはりノアゲートのH出力をクロックφ。
選択要領は前と同じ)を受ける並列トランジスタ10、
負荷デイプリーシヨントランジスタ12からなり、全ア
ドレスビットLのときHの出力を生じる。この出力はそ
のまま及びインバータ14で反転されてアンドゲート群
ハに入る。φ00〜φ。。は下位側から1番目および2
番目のアドレスA。,Alから作られたクロックで)φ
(1):入卜入−ラ φ01ら入卜Al9φ100A0
8K,φ11=AO−A1である。この回路で使用され
るトランジスタは全てnチャンネルMOSである。ノア
ゲートNOがHレベル出力を生じるとアンドゲートハの
図面上側トランジスタはオン、下側トランジスタはオフ
、従つてクロックφ。。がHならワード線W。が選択さ
れ、φ01がHならW1が選択される。この回路ではデ
コーダ即ちノアゲートNOの出力を4分割するのて等価
的にワード線ピッチは4倍になり、更に高集積度のメモ
リでもデコーダを容易に配設できる。第3図はダイナミ
ックメモリ(DRAM)に使用された4分割型のデコー
ダを示し、やはりノアゲートのH出力をクロックφ。
o〜φ11で4分割してワード線W。,Wl・・・を駆
動する。FFは非選択ワード線のLレベルクランプを目
的としてフリップフロップ、西はプリチャージ信号、V
Rは内部発生■。電圧であでる。このような分割法をC
MOSメモリに適用するに当つては第4図または第5図
のようにすることが考えられる。
動する。FFは非選択ワード線のLレベルクランプを目
的としてフリップフロップ、西はプリチャージ信号、V
Rは内部発生■。電圧であでる。このような分割法をC
MOSメモリに適用するに当つては第4図または第5図
のようにすることが考えられる。
第4図では前述のナンドゲートのLレベル出力でpチャ
ンネルトランジスタ20をオン、nチャンネルトランジ
スタ22をオフにし、クロックφ。でpチャンネルトラ
ンジスタ24をオン、nチャンネルトランジスタ26を
オフにしてワード線W。を選択する。ワードWl,W2
,W3は同様にしてクロックφ。1,φ01,φ11で
選択する。
ンネルトランジスタ20をオン、nチャンネルトランジ
スタ22をオフにし、クロックφ。でpチャンネルトラ
ンジスタ24をオン、nチャンネルトランジスタ26を
オフにしてワード線W。を選択する。ワードWl,W2
,W3は同様にしてクロックφ。1,φ01,φ11で
選択する。
第5図ではクロックφ。o〜φ11で開閉されるトラン
ジスタ24の使用をやめて該クロックをトランジスタ2
0のソースに加え、該クロックでワード線を駆動させる
。このようにするとトランジスタ24は省略できるが、
選択から非選択になつたワード線を立下げる回路(ワー
ド線放電回路)゛部分が厄介である。即ち第4図の場合
これはnチャンネルトランジスタ26でよく、これはワ
ード線群W。−W3の放電用またはブルダウン用トラン
ジスタ22と同タイプであるから同じ導電型の半導体層
に形成し、簡潔に配線てきるが、第5図のa場合はワー
ド線ブルダウン用トランジスタ28はpチャンネル型に
して同じクロック、例えばφ11の系には該φ11を加
えることになる。この場合はトランジスタ28はトラン
ジスタ22と同タイプではないから配設位置を変える必
要があり、配”線等が複雑になる。そこで第5図bの様
にトランジスタ28をnチャンネル型にすることも考え
られるが、この場合は同じクロックは使用できず、残り
の3つのクロック例えばφ11の系ではクロックφ。0
,φ01,φ10を使用し、これらを受ける3個のnチ
ャンネルトランジスタ29を並設する必要がある。
ジスタ24の使用をやめて該クロックをトランジスタ2
0のソースに加え、該クロックでワード線を駆動させる
。このようにするとトランジスタ24は省略できるが、
選択から非選択になつたワード線を立下げる回路(ワー
ド線放電回路)゛部分が厄介である。即ち第4図の場合
これはnチャンネルトランジスタ26でよく、これはワ
ード線群W。−W3の放電用またはブルダウン用トラン
ジスタ22と同タイプであるから同じ導電型の半導体層
に形成し、簡潔に配線てきるが、第5図のa場合はワー
ド線ブルダウン用トランジスタ28はpチャンネル型に
して同じクロック、例えばφ11の系には該φ11を加
えることになる。この場合はトランジスタ28はトラン
ジスタ22と同タイプではないから配設位置を変える必
要があり、配”線等が複雑になる。そこで第5図bの様
にトランジスタ28をnチャンネル型にすることも考え
られるが、この場合は同じクロックは使用できず、残り
の3つのクロック例えばφ11の系ではクロックφ。0
,φ01,φ10を使用し、これらを受ける3個のnチ
ャンネルトランジスタ29を並設する必要がある。
しかも配線は、クロックφ。o〜φ11はトランジスタ
20に対してはそのドレインに、上記各3個のトランジ
スタに対してはゲートに加える必要があり、クロック配
線が簡単でない。第6図は本発明のR()Mの実施例を
示す。本発明ではナンドゲートNAの出力をCMOSイ
ンバータ30で受け、ブルダウン用には各3個のnチャ
ンネルMOSトランジスタ32を使用し、そのゲートを
残りの3ワード線に接続する。動作を説明すると、ナン
ドゲートNAがLレベル出力を生じてワード線群W。−
W3を選択すると、クロックφ.〜φ11のうちHレベ
ルにあるクロックがインバータ30に加わり該インバー
タ1個がHレベル出力を生じ、ワード線を1個選択する
。ROMセル群40は一般的な結線方法でビット線B。
,Bl,八・・・・・・に配線され、ここでは、情報“
゜1゛をセントラルトランジスタ42有り、情報゜゜0
゛をセルトランジスタ42無しで示してある。なお、本
発明はROMメモリに限らず、スタティックRAMにも
適用可能であり、その楊合には、セルトランジスタ42
は、セル4牡同図bに示す如きスタティックCMOSセ
ル46でよい。勿論この第6図では4ワード線W。−W
3に対するデコーダ部分のみを示すが、ワード線W4〜
W7,W8〜Wll・・・・・・に対しても(若し有る
なら)図示と同様構成のデコーダが設けられる。この第
6図に示す本発明のデコーダではブルダウン用には3個
のトランジスタを使用するが、これらのトランジスタは
nチャンネル型であるからワード線W。
20に対してはそのドレインに、上記各3個のトランジ
スタに対してはゲートに加える必要があり、クロック配
線が簡単でない。第6図は本発明のR()Mの実施例を
示す。本発明ではナンドゲートNAの出力をCMOSイ
ンバータ30で受け、ブルダウン用には各3個のnチャ
ンネルMOSトランジスタ32を使用し、そのゲートを
残りの3ワード線に接続する。動作を説明すると、ナン
ドゲートNAがLレベル出力を生じてワード線群W。−
W3を選択すると、クロックφ.〜φ11のうちHレベ
ルにあるクロックがインバータ30に加わり該インバー
タ1個がHレベル出力を生じ、ワード線を1個選択する
。ROMセル群40は一般的な結線方法でビット線B。
,Bl,八・・・・・・に配線され、ここでは、情報“
゜1゛をセントラルトランジスタ42有り、情報゜゜0
゛をセルトランジスタ42無しで示してある。なお、本
発明はROMメモリに限らず、スタティックRAMにも
適用可能であり、その楊合には、セルトランジスタ42
は、セル4牡同図bに示す如きスタティックCMOSセ
ル46でよい。勿論この第6図では4ワード線W。−W
3に対するデコーダ部分のみを示すが、ワード線W4〜
W7,W8〜Wll・・・・・・に対しても(若し有る
なら)図示と同様構成のデコーダが設けられる。この第
6図に示す本発明のデコーダではブルダウン用には3個
のトランジスタを使用するが、これらのトランジスタは
nチャンネル型であるからワード線W。
−W3同時ブルダウン用のnチャンネル型トランジスタ
22と同じ半導体層及びnチャンネルセルアレイ層に配
設でき、またゲートはクロックではなく他のワード線電
位を受けるので配線が容易である。また、pチャンネル
トランジスタはプルアップに際してはワード線を電源電
圧まで持上げることができるがブルダウンに際してはグ
ランドまで下げることはできなくてそれより■Th(閾
値電圧)だけ高い所にとどまり、またnチャンネルトラ
ンジスタはこの逆でプルアップはVTlll段落ち、ブ
ルダウンはグランド迄になる。従つて本回路ではワード
線を電源、グランド間で振られることができ、有利であ
る。
22と同じ半導体層及びnチャンネルセルアレイ層に配
設でき、またゲートはクロックではなく他のワード線電
位を受けるので配線が容易である。また、pチャンネル
トランジスタはプルアップに際してはワード線を電源電
圧まで持上げることができるがブルダウンに際してはグ
ランドまで下げることはできなくてそれより■Th(閾
値電圧)だけ高い所にとどまり、またnチャンネルトラ
ンジスタはこの逆でプルアップはVTlll段落ち、ブ
ルダウンはグランド迄になる。従つて本回路ではワード
線を電源、グランド間で振られることができ、有利であ
る。
第1図は2分割型のデコーダの説明図、第2図〜第5図
は4分割型のデコーダの説明図、第6図は本発明の実施
例を示す回路図、第7図は各種メモリセルの説明用回路
図である。 図面でNAはナンドゲート、34はクロックφ。
は4分割型のデコーダの説明図、第6図は本発明の実施
例を示す回路図、第7図は各種メモリセルの説明用回路
図である。 図面でNAはナンドゲート、34はクロックφ。
Claims (1)
- 1 アドレスの下位mビット(mは自然数)を除くビッ
ト群を受けて2^m本のワード線の一括選択出力を生じ
る初段ゲートと、前記下位mビットを受けてその2^m
種の組合せのうちの1つが高レベルとなるクロックを生
じる回路と、該クロックの1つを受けるPチャンネルM
ISトランジスタと低電位電源に接続されたnチャンネ
ルMISトランジスタを有し、該両トランジスタのゲー
トに前記一括選択出力を受け、該両トランジスタの直列
接続点にワード線が接続されてなるCMISインバータ
と、各ワード線に接続され、ゲートが前記2^m本のワ
ード線のうちの残りの(2^m−1)本のワード線に接
続された各(2^m−1)個のプルダウン用nチャンネ
ルMISトランジスタとを備えることを特徴とするCM
ISメモリデコーダ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55183074A JPS6042554B2 (ja) | 1980-12-24 | 1980-12-24 | Cmosメモリデコ−ダ回路 |
EP81306013A EP0056187B1 (en) | 1980-12-24 | 1981-12-21 | Complementary metal-insulator semiconductor memory decoder |
DE8181306013T DE3169484D1 (en) | 1980-12-24 | 1981-12-21 | Complementary metal-insulator semiconductor memory decoder |
IE3062/81A IE53050B1 (en) | 1980-12-24 | 1981-12-22 | Complementary metal-insulator-semiconductor memory decoder |
US06/333,641 US4455629A (en) | 1980-12-24 | 1981-12-23 | Complementary metal-insulated semiconductor memory decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55183074A JPS6042554B2 (ja) | 1980-12-24 | 1980-12-24 | Cmosメモリデコ−ダ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57105884A JPS57105884A (en) | 1982-07-01 |
JPS6042554B2 true JPS6042554B2 (ja) | 1985-09-24 |
Family
ID=16129289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55183074A Expired JPS6042554B2 (ja) | 1980-12-24 | 1980-12-24 | Cmosメモリデコ−ダ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4455629A (ja) |
EP (1) | EP0056187B1 (ja) |
JP (1) | JPS6042554B2 (ja) |
DE (1) | DE3169484D1 (ja) |
IE (1) | IE53050B1 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5930294A (ja) * | 1982-08-11 | 1984-02-17 | Toshiba Corp | 半導体記憶装置 |
JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
JPS5958688A (ja) * | 1982-09-29 | 1984-04-04 | Fujitsu Ltd | デコ−ダ回路 |
JPS5972698A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPS59104788A (ja) * | 1982-12-08 | 1984-06-16 | Toshiba Corp | 半導体記憶装置 |
US4514829A (en) * | 1982-12-30 | 1985-04-30 | International Business Machines Corporation | Word line decoder and driver circuits for high density semiconductor memory |
DE3380678D1 (en) * | 1983-05-25 | 1989-11-09 | Ibm Deutschland | Semiconductor memory |
JPS6050796A (ja) * | 1983-08-31 | 1985-03-20 | Toshiba Corp | 半導体記憶装置 |
US4633220A (en) * | 1984-11-29 | 1986-12-30 | American Microsystems, Inc. | Decoder using pass-transistor networks |
US4618784A (en) * | 1985-01-28 | 1986-10-21 | International Business Machines Corporation | High-performance, high-density CMOS decoder/driver circuit |
NL8500434A (nl) * | 1985-02-15 | 1986-09-01 | Philips Nv | Geintegreerde geheugenschakeling met blokselektie. |
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