JPS6040708B2 - 電界効果トランジスタ・メモリの製造方法 - Google Patents
電界効果トランジスタ・メモリの製造方法Info
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- JPS6040708B2 JPS6040708B2 JP53116077A JP11607778A JPS6040708B2 JP S6040708 B2 JPS6040708 B2 JP S6040708B2 JP 53116077 A JP53116077 A JP 53116077A JP 11607778 A JP11607778 A JP 11607778A JP S6040708 B2 JPS6040708 B2 JP S6040708B2
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- 230000015654 memory Effects 0.000 title claims description 91
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 230000005669 field effect Effects 0.000 title claims description 8
- 239000003990 capacitor Substances 0.000 claims description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000005360 phosphosilicate glass Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 81
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 30
- 238000000034 method Methods 0.000 description 23
- 238000003860 storage Methods 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 15
- 239000000377 silicon dioxide Substances 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910000851 Alloy steel Inorganic materials 0.000 description 1
- 102100025238 CD302 antigen Human genes 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- 101100273718 Homo sapiens CD302 gene Proteins 0.000 description 1
- 101001039207 Homo sapiens Low-density lipoprotein receptor-related protein 8 Proteins 0.000 description 1
- 101100100119 Homo sapiens TNFRSF10C gene Proteins 0.000 description 1
- 102100040705 Low-density lipoprotein receptor-related protein 8 Human genes 0.000 description 1
- 101150057104 MCIDAS gene Proteins 0.000 description 1
- 101100496109 Mus musculus Clec2i gene Proteins 0.000 description 1
- 101100121770 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GID8 gene Proteins 0.000 description 1
- 101100009020 Schizosaccharomyces pombe (strain 972 / ATCC 24843) dcr1 gene Proteins 0.000 description 1
- 102100040115 Tumor necrosis factor receptor superfamily member 10C Human genes 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 101150012655 dcl1 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 150000004985 diamines Chemical class 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】
本発明は集積回路の製造方法に関し、もっと具体的にい
うと、電界効果トランジスタ(FET)を用いた集積回
路、特に、FETを用いたモノリシック・メモリの製造
方法に関する。
うと、電界効果トランジスタ(FET)を用いた集積回
路、特に、FETを用いたモノリシック・メモリの製造
方法に関する。
金属一酸化物一半導体電界効果トランジスタ(MOSF
ET)あるいは絶縁ゲート電界効果トランジスタ(IG
FET)はよく知られている。
ET)あるいは絶縁ゲート電界効果トランジスタ(IG
FET)はよく知られている。
MOSFETあるいはIGFETは一導電型の半導体領
域に、これと反対導電型のソース領域とドレィン領域を
設けた構造を有する。チャネル領域はソース領域とドレ
ィン領域の間に形成される。チャネルの導電率はチャネ
ル表面に設けた絶縁層を介して容量結合するゲート電極
の電位に従って変わる。電界効果トランジスタは、バィ
ポーラ・トランジスタに比べて入力インピーダンスが高
く、また多数の素子を単一の基体に経済的に配置できる
ため、回路素子として重要である。最近はメモリとして
半導体メモリが用いられているが、従釆の半導体メモリ
としては、コンデンサ(典型的には寄生容量)に情報を
貯蔵し、その情報を周期的にリフレッシュするもの、記
憶素子として浮遊ゲートを有するMOSデバイスを用い
るもの、浮遊ゲートなだれ注入形MOS(FAMOS)
デバイスを用いるもの、あるいは情報の貯蔵にフリップ
・フロツプまたは同等の回路を用いるものなどがある。
域に、これと反対導電型のソース領域とドレィン領域を
設けた構造を有する。チャネル領域はソース領域とドレ
ィン領域の間に形成される。チャネルの導電率はチャネ
ル表面に設けた絶縁層を介して容量結合するゲート電極
の電位に従って変わる。電界効果トランジスタは、バィ
ポーラ・トランジスタに比べて入力インピーダンスが高
く、また多数の素子を単一の基体に経済的に配置できる
ため、回路素子として重要である。最近はメモリとして
半導体メモリが用いられているが、従釆の半導体メモリ
としては、コンデンサ(典型的には寄生容量)に情報を
貯蔵し、その情報を周期的にリフレッシュするもの、記
憶素子として浮遊ゲートを有するMOSデバイスを用い
るもの、浮遊ゲートなだれ注入形MOS(FAMOS)
デバイスを用いるもの、あるいは情報の貯蔵にフリップ
・フロツプまたは同等の回路を用いるものなどがある。
電界効果トランジスタとコンデンサの組合せによってメ
モリ・セルを構成するFETメモリの典型的な例は特公
昭48一13252号に示されている。
モリ・セルを構成するFETメモリの典型的な例は特公
昭48一13252号に示されている。
このFETメモリ‘ま1デバイス形メモリであり、メモ
IJ・セルの電界効果トランジスタによってコンデンサ
の充電、放電を制御することによって2進データの書込
み、議出しを行なう。コンデンサは、一例では、FET
を構成する2つの拡散領域の一方の上に二酸化シリコン
層を介してアルミニウム電極を設けることにより形成さ
れる。1デバイス形のFET/コンデンサ・メモリの例
は持公昭52−41151号にも示されているこのメモ
リでは、コンデンサの電極として、上記のアルミニウム
電極に代えてポリシリコン・シールド層を用いている。
IJ・セルの電界効果トランジスタによってコンデンサ
の充電、放電を制御することによって2進データの書込
み、議出しを行なう。コンデンサは、一例では、FET
を構成する2つの拡散領域の一方の上に二酸化シリコン
層を介してアルミニウム電極を設けることにより形成さ
れる。1デバイス形のFET/コンデンサ・メモリの例
は持公昭52−41151号にも示されているこのメモ
リでは、コンデンサの電極として、上記のアルミニウム
電極に代えてポリシリコン・シールド層を用いている。
1デバイス形のFET/コンデンサ・メモリはメモリ・
セル当りの素子数が少ないために高密度にでき、また構
造が簡単で容易に製造できるため、半導体メモリとして
種々利用されているが、コンデンサに貯蔵される電荷は
時間と共に自然に漏洩するため、所定レベルの電荷を維
持するためには周期的に再生することが必要である。
セル当りの素子数が少ないために高密度にでき、また構
造が簡単で容易に製造できるため、半導体メモリとして
種々利用されているが、コンデンサに貯蔵される電荷は
時間と共に自然に漏洩するため、所定レベルの電荷を維
持するためには周期的に再生することが必要である。
従って、1デバイス形のFET/コンデンサ・メモリを
効果的に働かすためには、コンデンサの容量を大きくす
ること及び漏洩による電荷の減衰を極力抑えることが必
要であるが、これは高密度パッケージの利点及び製造容
易の利点を損うものではいけない。従って、本発明の目
的は改良された1デバイス・ソリッド・ステートFET
メモリの製造方法を提供することである。
効果的に働かすためには、コンデンサの容量を大きくす
ること及び漏洩による電荷の減衰を極力抑えることが必
要であるが、これは高密度パッケージの利点及び製造容
易の利点を損うものではいけない。従って、本発明の目
的は改良された1デバイス・ソリッド・ステートFET
メモリの製造方法を提供することである。
他の目的は電気的特性の優れた1デバイスFETメモリ
・セルの製造方法を提供することである。
・セルの製造方法を提供することである。
他の目的は改良された電荷貯蔵能力を持つ単一FET構
造のメモリ・セルを含む高密度のソリツド・ステート・
セル・アレイの製造方法を提供することである。本発明
によれば、各メモリ・セルが単一のFET構造からなっ
ている2次元の議出し/書込みメモリ・アレイが集積回
路構造として形成される。
造のメモリ・セルを含む高密度のソリツド・ステート・
セル・アレイの製造方法を提供することである。本発明
によれば、各メモリ・セルが単一のFET構造からなっ
ている2次元の議出し/書込みメモリ・アレイが集積回
路構造として形成される。
情報は、ソースとメモリ・セルの導電性基準面(好まし
くはポリシリコン)によって与えられる容量と、ソース
と半導体基板によって与えられる容量との和の容量を有
する貯蔵コンデンサによって各FET構造に記憶される
。各メモリ・セルの基準面は基板の表面位置に沿ってチ
ャネル領域から間隔をあげて且つソースと少なくとも部
分的に位置的に重なるように設けられ、基準面と基板は
絶縁層によって分離される。基準面は厚い絶縁層によっ
て覆われ、チャネル領域と基準面の間のソース領域に厚
い絶縁層部分を形成する。基準面と基板、従ってソース
、とを分離する絶縁層は単一の絶縁層であり、厚さは不
均一にされる。即ち、メモリ・セル・コンデンサを形成
する部分は薄く形成され、ソースの縁部から隣接メモリ
・セルのコンデンサへ延びる領域は厚く形成される。こ
のようにコンデンサの介在絶縁層を薄く形成し、コンデ
ンサの周囲部に厚い絶縁層を与えることによりコンデン
サの容量を大きくし且つ寄生漏洩電流を減じることがで
きる。コンデンサの介在絶縁層は単一で絶縁層であり且
つ薄いため、熱電子の問題をなくすことができる。基準
面を覆う絶縁層は基準面の縁部及びコンデンサの介在絶
縁層の綾部(ゲート側の縁部)を取囲むリン珪酸ガラス
(PSG)部分を含み、表面汚染による漏洩電流を最小
にする。FETのゲート譲露体としては薄い単一の酸化
物絶縁層が用いられ、メモリ・セル・アレイのビットノ
センス線としてはドレイン拡散領域が用いられる。ビッ
ト線は例えば列方向に延び、ビット線に沿ったメモリ・
セル(FETのゲート)はビット線の両側に互い違いに
設けられる。ワード線は例えば行方向に延び、関連する
メモリ・セルのゲート電極を共通に接続する。このメモ
リ・セル・レイアウトによれば、同じ大きさのコンデン
サを持つメモリ・セルをビット線の片側に設けた場合に
比べて、ビットノセンス線の長さを大中に短縮でき、特
に大規模なメモリにおいて確実な議出しを行なうのに効
果的である。また、コンデンサをビット線の長さ方向に
沿って総長に形成し、ゲートを互いに設けて各メモリ・
セルに2本のワード線を設けることにより、ワード線方
向の寸法を減じると同時にビット線方向の寸法を減じ且
つ基板領域を効果的に使用することができる。本発明の
製造方法によれば、普通のマスク工程を少数回用いるだ
けで単一FET構造のメモリ・セル・アレイを容易に製
造することができる。
くはポリシリコン)によって与えられる容量と、ソース
と半導体基板によって与えられる容量との和の容量を有
する貯蔵コンデンサによって各FET構造に記憶される
。各メモリ・セルの基準面は基板の表面位置に沿ってチ
ャネル領域から間隔をあげて且つソースと少なくとも部
分的に位置的に重なるように設けられ、基準面と基板は
絶縁層によって分離される。基準面は厚い絶縁層によっ
て覆われ、チャネル領域と基準面の間のソース領域に厚
い絶縁層部分を形成する。基準面と基板、従ってソース
、とを分離する絶縁層は単一の絶縁層であり、厚さは不
均一にされる。即ち、メモリ・セル・コンデンサを形成
する部分は薄く形成され、ソースの縁部から隣接メモリ
・セルのコンデンサへ延びる領域は厚く形成される。こ
のようにコンデンサの介在絶縁層を薄く形成し、コンデ
ンサの周囲部に厚い絶縁層を与えることによりコンデン
サの容量を大きくし且つ寄生漏洩電流を減じることがで
きる。コンデンサの介在絶縁層は単一で絶縁層であり且
つ薄いため、熱電子の問題をなくすことができる。基準
面を覆う絶縁層は基準面の縁部及びコンデンサの介在絶
縁層の綾部(ゲート側の縁部)を取囲むリン珪酸ガラス
(PSG)部分を含み、表面汚染による漏洩電流を最小
にする。FETのゲート譲露体としては薄い単一の酸化
物絶縁層が用いられ、メモリ・セル・アレイのビットノ
センス線としてはドレイン拡散領域が用いられる。ビッ
ト線は例えば列方向に延び、ビット線に沿ったメモリ・
セル(FETのゲート)はビット線の両側に互い違いに
設けられる。ワード線は例えば行方向に延び、関連する
メモリ・セルのゲート電極を共通に接続する。このメモ
リ・セル・レイアウトによれば、同じ大きさのコンデン
サを持つメモリ・セルをビット線の片側に設けた場合に
比べて、ビットノセンス線の長さを大中に短縮でき、特
に大規模なメモリにおいて確実な議出しを行なうのに効
果的である。また、コンデンサをビット線の長さ方向に
沿って総長に形成し、ゲートを互いに設けて各メモリ・
セルに2本のワード線を設けることにより、ワード線方
向の寸法を減じると同時にビット線方向の寸法を減じ且
つ基板領域を効果的に使用することができる。本発明の
製造方法によれば、普通のマスク工程を少数回用いるだ
けで単一FET構造のメモリ・セル・アレイを容易に製
造することができる。
次に図面を参照して本発明の良好な実施例について説明
する。第IA図及び※IB図はmxnのメモリ・セル・
アレイを示しており、m行n列のメモリ・セルが設けら
れている。列1一列nのメモリ・セルはワード線WLI
一WLnに接続されている。例えば、メモリ・セル・セ
ルMCII−MCmlはワード線WLIに接続され、メ
モリ・セルMC1n−MCmnはワード線WLnに接続
される。行1一行mのメモリ・セルは夫々ビット線BL
LI及びBLRI−BLLm及びBLRmに接続されて
いる。
する。第IA図及び※IB図はmxnのメモリ・セル・
アレイを示しており、m行n列のメモリ・セルが設けら
れている。列1一列nのメモリ・セルはワード線WLI
一WLnに接続されている。例えば、メモリ・セル・セ
ルMCII−MCmlはワード線WLIに接続され、メ
モリ・セルMC1n−MCmnはワード線WLnに接続
される。行1一行mのメモリ・セルは夫々ビット線BL
LI及びBLRI−BLLm及びBLRmに接続されて
いる。
例えば、メモリ・セルMCI I−MC1n/2はビッ
ト線BLLIに接続され、メモリ・セルMCI(n/2
十1)一MCInはビット線BLRIに接続され、メモ
リ・セルMCml−MCmn′2はビット線BLLmに
接続され、メモリ・セルMCm(n/2十1)−MCm
nはビット線BLRmに接続される。従って、後に十分
に説明するように、m×nアレイの各セルは選択される
べきセルに接続された特定のワード線及びビット線を条
件づけることによってアドレスすることができる。第1
図には、ダミー・セルDCLI一DCLmよりなる第1
のダミー・セル列が設けられ、これは好ましくはメモリ
・セル列n′4と(n/4十1)の間に配置される。
ト線BLLIに接続され、メモリ・セルMCI(n/2
十1)一MCInはビット線BLRIに接続され、メモ
リ・セルMCml−MCmn′2はビット線BLLmに
接続され、メモリ・セルMCm(n/2十1)−MCm
nはビット線BLRmに接続される。従って、後に十分
に説明するように、m×nアレイの各セルは選択される
べきセルに接続された特定のワード線及びビット線を条
件づけることによってアドレスすることができる。第1
図には、ダミー・セルDCLI一DCLmよりなる第1
のダミー・セル列が設けられ、これは好ましくはメモリ
・セル列n′4と(n/4十1)の間に配置される。
ダミー・セルDCRI−DCRmよりなる第2のダミー
・セル列も設けられ、これは好ましくはメモリ・セル列
紺/4とく知/4十1)の間に配置される。ダミー・セ
ルDCLI−DCLmはリード線DLI及びDL2によ
ってワード線デコーダ及びドライバ2に接続され且つ夫
々ビット線BLLI−BLLmの対応する1つに接続さ
れている。ダミー・セルDCR1一DCRmはリード線
DRI及びDR2によりワード線デコーダ及びドライバ
2に接続され且つ夫々ビット線BLRI−BLRmの対
応する1つに接続されている。各ワード線WLI−WL
nはメモリ・セル列1−nの所定の1つをワード線デコ
ーダ及びドライバ2に接続する。各ビット線BLLI−
BLLmはmビット・センス増中器3の所定の1つとビ
ット線デコーダ及びドライバILに接続されている。各
ビット線BLRI−BLRmはmビット・センス増中器
の所定の1つとビット線デコーダ及びドライバIRに接
続されている。各メモリ・セルMCI I−MCmnは
製造時の変動などの影響を除けば互いに同じものである
。
・セル列も設けられ、これは好ましくはメモリ・セル列
紺/4とく知/4十1)の間に配置される。ダミー・セ
ルDCLI−DCLmはリード線DLI及びDL2によ
ってワード線デコーダ及びドライバ2に接続され且つ夫
々ビット線BLLI−BLLmの対応する1つに接続さ
れている。ダミー・セルDCR1一DCRmはリード線
DRI及びDR2によりワード線デコーダ及びドライバ
2に接続され且つ夫々ビット線BLRI−BLRmの対
応する1つに接続されている。各ワード線WLI−WL
nはメモリ・セル列1−nの所定の1つをワード線デコ
ーダ及びドライバ2に接続する。各ビット線BLLI−
BLLmはmビット・センス増中器3の所定の1つとビ
ット線デコーダ及びドライバILに接続されている。各
ビット線BLRI−BLRmはmビット・センス増中器
の所定の1つとビット線デコーダ及びドライバIRに接
続されている。各メモリ・セルMCI I−MCmnは
製造時の変動などの影響を除けば互いに同じものである
。
また、各メモリ・セルは関連するワード線及びビット線
に同じように接続されている。各メモリ・セルは、第1
図のメモリ・セルMCIIに示されているように、FE
TT1、集積コンデンサCI及び寄生容量CSを含む。
集積コンデンサCIは後に説明するように、FETTI
と寄生容量CSを含む単一FET構造の一体部分として
形成される。寄生容量CSは基板SUBに対するFET
TIのソースSの分布寄生容量である。コンデンサCS
はTIのソースSと基板SUBの間に破線で示されてい
る。この破線は、モ/リシツク・メモリに特別の構造を
付加することなく容量CSが得られることを表わしてい
る。これはモノリシック構造に固有の分布漂遊容量また
は寄生容量である。集積コンデンサCIはソースSと基
準電位(アース)の間に接続される。コンデンサCIは
TIのソースSによって与えられる第1のプレートとポ
リシリコンの基準面によって与えられる第2のプレート
によって形成されると考えることができる。TIのゲー
ト電極Gはワード線WLIに接続され、TIのドレィン
Dはビット線BLLIに接続されている。各ダミー・セ
ルDCLI−DCLm及びDCRI−○CRm‘ま製造
時の変動の影響を除仇ま互いに同じである。
に同じように接続されている。各メモリ・セルは、第1
図のメモリ・セルMCIIに示されているように、FE
TT1、集積コンデンサCI及び寄生容量CSを含む。
集積コンデンサCIは後に説明するように、FETTI
と寄生容量CSを含む単一FET構造の一体部分として
形成される。寄生容量CSは基板SUBに対するFET
TIのソースSの分布寄生容量である。コンデンサCS
はTIのソースSと基板SUBの間に破線で示されてい
る。この破線は、モ/リシツク・メモリに特別の構造を
付加することなく容量CSが得られることを表わしてい
る。これはモノリシック構造に固有の分布漂遊容量また
は寄生容量である。集積コンデンサCIはソースSと基
準電位(アース)の間に接続される。コンデンサCIは
TIのソースSによって与えられる第1のプレートとポ
リシリコンの基準面によって与えられる第2のプレート
によって形成されると考えることができる。TIのゲー
ト電極Gはワード線WLIに接続され、TIのドレィン
Dはビット線BLLIに接続されている。各ダミー・セ
ルDCLI−DCLm及びDCRI−○CRm‘ま製造
時の変動の影響を除仇ま互いに同じである。
各ダミー・セルは第1図のダミー・セルDCLIに示さ
れているように、FETT1、FETT2、コンデンサ
CI及びコンヂンサCSを含む。機成部品T1,C1,
CSはメモリ・セルのものと対応し、同様に相互接続さ
れている。しかしダミー・セルでは、付加的なFETT
2によって集積コンデンサCIをシャントするようにな
っている。ダミー・セルDCLIのT2のゲートはDL
2に接続され、TIのゲートはDLIに接続されている
。同様に、ダミー・セルDCL2一DCLmもDLI及
びDL2に接続され、ダミー・セルDCRI−DCRm
は線DR1,DR2に接続されている。ワード線デコー
ダ及びドライバ2、ビット線デコーダ及びドライバIL
、ビット線デコーダ及びドライバIR、mビット・セン
ス増中器3はn本のワード線とm本のビット線を用いて
、制御された時間関係で動作し、mxnのメモリ・セル
.アレイに2進情報を書込み、そこから読出し且つ記憶
された情報を再生する。
れているように、FETT1、FETT2、コンデンサ
CI及びコンヂンサCSを含む。機成部品T1,C1,
CSはメモリ・セルのものと対応し、同様に相互接続さ
れている。しかしダミー・セルでは、付加的なFETT
2によって集積コンデンサCIをシャントするようにな
っている。ダミー・セルDCLIのT2のゲートはDL
2に接続され、TIのゲートはDLIに接続されている
。同様に、ダミー・セルDCL2一DCLmもDLI及
びDL2に接続され、ダミー・セルDCRI−DCRm
は線DR1,DR2に接続されている。ワード線デコー
ダ及びドライバ2、ビット線デコーダ及びドライバIL
、ビット線デコーダ及びドライバIR、mビット・セン
ス増中器3はn本のワード線とm本のビット線を用いて
、制御された時間関係で動作し、mxnのメモリ・セル
.アレイに2進情報を書込み、そこから読出し且つ記憶
された情報を再生する。
第1図のメモリ・アレイの動作は、樽公昭蛾−1325
2号に代表される従来公知のFET/コンデンサ・メモ
リと基本的に同じであり、またモノリシツク・メモリ・
アレイでダミー・セルを利用することも、例えば米国特
許第3774176号及び米国特許第斑滋295号に示
されているように普通のものである。ワード線デコ−ダ
及びドライバ2、ビット線デコーダ及びドライバIL、
ビット線デコーダ及びドライバIRの論理回路は従来か
ら知られている任意のものでよい。これらの周辺回路は
よく知られており、その機能も明らかであるので、詳細
に説明することはしない。mビット・センス増中器3は
実際に同じ構成のセンス増中器を複数個有し、各センス
増中器は個々のビット線対に接続されている。
2号に代表される従来公知のFET/コンデンサ・メモ
リと基本的に同じであり、またモノリシツク・メモリ・
アレイでダミー・セルを利用することも、例えば米国特
許第3774176号及び米国特許第斑滋295号に示
されているように普通のものである。ワード線デコ−ダ
及びドライバ2、ビット線デコーダ及びドライバIL、
ビット線デコーダ及びドライバIRの論理回路は従来か
ら知られている任意のものでよい。これらの周辺回路は
よく知られており、その機能も明らかであるので、詳細
に説明することはしない。mビット・センス増中器3は
実際に同じ構成のセンス増中器を複数個有し、各センス
増中器は個々のビット線対に接続されている。
例えば、1からmまでのセンス増中器は夫々、ビット線
対BLLI −BLR1、BLL2−BLR2、BLL
3−BLR3、・・・・・・BLLm−1一BLRm−
1、及びBLLm−BLRmに接続されている。センス
増中器の回路構成としてはこれまで種々のものが知られ
ており、任意の適当なものを用いることができる。従来
のセンス増中器の例としては、例えば米国特許第377
4176号、米国特許第3992704号、及び米国特
許第斑38295号に示されているものをあげることが
できるが、本発明によるモノシツク・メモリで用いるの
に通した好ましいセンス増中器については、第IC図に
関連して後に説明する。本発明によるモノシック・メモ
リはメモリ・セルに接続されたワード線とビット線によ
って謙出し書込み制御されるメモリ・セル.アレイで構
成されるが、本発明によれば、各メモリ・セルが半導体
基板表面上で非常に4・さな面積しか必要としないよう
な集積回路構造としてランダム・アクセス・メモリを構
成することができる。従って、単一の基板に多数のセル
を含む非常に大きなメモリをつくることができ、また高
速動作をすることもできる。本発明の良好な実施例では
、m=n=128で、メモリは1筋滋個のメモリ・セル
を有する1磯メモリである。本発明のメモリでは、2進
情報は集積回路コンデンであるコンデンサに電荷を貯蔵
することによって記憶される。鰭荷は時間と共に漏洩す
るから、この種の貯蔵はラッチ形式の回路あるいは磁気
コアでの貯蔵と性格が違うが、貯蔵電荷が満足的なしベ
ルに留まる時間はメモリの議出し一喜込みサイクル時間
に比べて非常に長い。従って、記憶情報を周期的に再生
する必要があるが、再生のための時間は10%−20%
であり、残りの80%程度の時間はメモリの普通の動作
に作用できる。200−100仇Sの講出し/書込みサ
イクルを得ることができ、従って、再生が必要であると
しても、全体としては実際には、100−100仇s程
度の読出し−書込みサイクル時間を有するメモリが得ら
れる。
対BLLI −BLR1、BLL2−BLR2、BLL
3−BLR3、・・・・・・BLLm−1一BLRm−
1、及びBLLm−BLRmに接続されている。センス
増中器の回路構成としてはこれまで種々のものが知られ
ており、任意の適当なものを用いることができる。従来
のセンス増中器の例としては、例えば米国特許第377
4176号、米国特許第3992704号、及び米国特
許第斑38295号に示されているものをあげることが
できるが、本発明によるモノシツク・メモリで用いるの
に通した好ましいセンス増中器については、第IC図に
関連して後に説明する。本発明によるモノシック・メモ
リはメモリ・セルに接続されたワード線とビット線によ
って謙出し書込み制御されるメモリ・セル.アレイで構
成されるが、本発明によれば、各メモリ・セルが半導体
基板表面上で非常に4・さな面積しか必要としないよう
な集積回路構造としてランダム・アクセス・メモリを構
成することができる。従って、単一の基板に多数のセル
を含む非常に大きなメモリをつくることができ、また高
速動作をすることもできる。本発明の良好な実施例では
、m=n=128で、メモリは1筋滋個のメモリ・セル
を有する1磯メモリである。本発明のメモリでは、2進
情報は集積回路コンデンであるコンデンサに電荷を貯蔵
することによって記憶される。鰭荷は時間と共に漏洩す
るから、この種の貯蔵はラッチ形式の回路あるいは磁気
コアでの貯蔵と性格が違うが、貯蔵電荷が満足的なしベ
ルに留まる時間はメモリの議出し一喜込みサイクル時間
に比べて非常に長い。従って、記憶情報を周期的に再生
する必要があるが、再生のための時間は10%−20%
であり、残りの80%程度の時間はメモリの普通の動作
に作用できる。200−100仇Sの講出し/書込みサ
イクルを得ることができ、従って、再生が必要であると
しても、全体としては実際には、100−100仇s程
度の読出し−書込みサイクル時間を有するメモリが得ら
れる。
第IC図(第ICA図、第ICB図、第ICC図)はメ
モリ・セルMCI1、MCIn/2、MCI(n′2十
1)、MC1 n、ダミー・セルDCL1、DCR1、
及びセンス増中器SAの回路を示している。
モリ・セルMCI1、MCIn/2、MCI(n′2十
1)、MC1 n、ダミー・セルDCL1、DCR1、
及びセンス増中器SAの回路を示している。
これらの回路は普通のものであり、本発明の要旨と関係
ないので、簡単に説明するに留める。書込み動作期間に
は、ビット線デコーダは特定のビット線を選択し、その
ビット線を1または0のレベルに保持する。双安定セン
ス増中器はそのときラッチし、一方をアップ・レベル、
他方をダウン・レベルにする。ワード線デコーダはその
とき特定のワード線を選択し、関連するFETを導通さ
せる。従ってビット線はFETを介して個々の貯蔵/ー
ドに結合され、貯蔵ノードはビット線のレベルに応じて
充電される。充電の後、ワード線電圧は降下し、貯蔵/
ードとビット線を分離する。ビット線に接続されている
抵抗及びコンデンサはビット線の分布抵抗及び容量を表
わしている。読出し動作期間には、センス増中器の種々
のクロック信号によってセンス増中器の両側が大体同じ
電圧に充電される(電圧の違いはセンスにも用いられる
2つの交差結合されたFETのスレショルド電圧VTに
依存する)。
ないので、簡単に説明するに留める。書込み動作期間に
は、ビット線デコーダは特定のビット線を選択し、その
ビット線を1または0のレベルに保持する。双安定セン
ス増中器はそのときラッチし、一方をアップ・レベル、
他方をダウン・レベルにする。ワード線デコーダはその
とき特定のワード線を選択し、関連するFETを導通さ
せる。従ってビット線はFETを介して個々の貯蔵/ー
ドに結合され、貯蔵ノードはビット線のレベルに応じて
充電される。充電の後、ワード線電圧は降下し、貯蔵/
ードとビット線を分離する。ビット線に接続されている
抵抗及びコンデンサはビット線の分布抵抗及び容量を表
わしている。読出し動作期間には、センス増中器の種々
のクロック信号によってセンス増中器の両側が大体同じ
電圧に充電される(電圧の違いはセンスにも用いられる
2つの交差結合されたFETのスレショルド電圧VTに
依存する)。
第ICB図に示されるように、クロック制御回路CLは
m個のセンス増中器に対して共通に設けられており、ク
ロツク信号P1,P2によってm個のセンス増中器に共
通にP1,P2によってm個のセンス増中器に共通に制
御信号を供給する。次にワード線デコーダは特定のワー
ド線を選択して、関連するFETを導適状態にさせ、貯
蔵/ードをビット線に結合する。従って、貯蔵されてい
た電位に応じて電荷の再分布が生じ、2進0が記憶され
ていた場合はビット線電圧が減少する。同時に、ダミー
・セルがアドレスされる。
m個のセンス増中器に対して共通に設けられており、ク
ロツク信号P1,P2によってm個のセンス増中器に共
通にP1,P2によってm個のセンス増中器に共通に制
御信号を供給する。次にワード線デコーダは特定のワー
ド線を選択して、関連するFETを導適状態にさせ、貯
蔵/ードをビット線に結合する。従って、貯蔵されてい
た電位に応じて電荷の再分布が生じ、2進0が記憶され
ていた場合はビット線電圧が減少する。同時に、ダミー
・セルがアドレスされる。
このダミー・セルの容量は各サイクルの前に最初に放電
され、ビット線電圧を極くわずかに減少させる。センス
増中器はこの相対的な爵位差(記憶された情報に依存し
て十または一)をサンプルし、交差結合FETラッチを
セットする。センス増中器は、最初に記憶された論理2
進1が漏れによつてある程度減衰しても公称状態で論理
2進1として正しく謙出すことができるような感度を持
つ。論理0は最初非常に低い電圧で記憶されるから、セ
ンス増中器は漏れによって電圧の減衰があっても正しい
議取りを行うことができる。サイクル期間に、ワード線
のすべてのセルがアドレスされ、貯蔵/ード囚圧は個々
の感知増中器によって同時に回復(リフレツシュ)され
る。
され、ビット線電圧を極くわずかに減少させる。センス
増中器はこの相対的な爵位差(記憶された情報に依存し
て十または一)をサンプルし、交差結合FETラッチを
セットする。センス増中器は、最初に記憶された論理2
進1が漏れによつてある程度減衰しても公称状態で論理
2進1として正しく謙出すことができるような感度を持
つ。論理0は最初非常に低い電圧で記憶されるから、セ
ンス増中器は漏れによって電圧の減衰があっても正しい
議取りを行うことができる。サイクル期間に、ワード線
のすべてのセルがアドレスされ、貯蔵/ード囚圧は個々
の感知増中器によって同時に回復(リフレツシュ)され
る。
次に特定のビット線に記憶情報を謙出すようにビット線
デコーダが付勢される。漏れ電流はコンデンサに貯蔵さ
れた電荷を放電するため、セルを周期的にリフレツシュ
することが必要である。リフレツシュ・サイクルは最大
セル保持時間を保証するように内部のカウンタでビット
線を順次にアドレスしリフレッシュするように設定され
る。第2図及び第2A図は本発明によるモノリシック・
メモリのセル・レイアウトの一部を表わしている。
デコーダが付勢される。漏れ電流はコンデンサに貯蔵さ
れた電荷を放電するため、セルを周期的にリフレツシュ
することが必要である。リフレツシュ・サイクルは最大
セル保持時間を保証するように内部のカウンタでビット
線を順次にアドレスしリフレッシュするように設定され
る。第2図及び第2A図は本発明によるモノリシック・
メモリのセル・レイアウトの一部を表わしている。
第2図は第1と第2のメモリ・セル#1,#2を含む平
面図であり、第2A図は第2図の線2A−2Aに沿った
断面図である。第2図において、破線で囲まれたセル#
1及び#2は夫々メモリの各メモリ・セルによって占め
られる半導体領域を表わしている。セルの面積は約私5
〆2である。基板39は好ましくは、7×1び5ホウ素
原子/がのドープ濃度を有するP形シリコンである。基
板39はN+領域30(第2A図)を有する。領域30
は好ましくは、1ぴ1リン原子/塊の表面ドープ濃度を
有する。N十領域30は細長い領域であり、拡散された
ビット30A(第2図)として働くと共に、各FETメ
モリ・セルの1つの電極、本明細書ではドレィン鰭極、
として働く。N+領域31Aはメモリ・セルのソース電
極である。領域31Aはまし〈は1ぴ1リン原子/塊の
表面ドープ濃度を有し、領域30と同時に形成される。
ゲート誘電体37は略500Aの厚さを持つ二酸化シリ
コンであるのが好ましい。。誘電体37によってチャネ
ル35から分離されているゲート電極Gは好ましくは金
属ワード線38Aと一体に形成される。この金属は好ま
しくはアルミニウム−銅の合金である。金属ゲート電極
Gはドレィンとソース貝0ち領域30と31Aの間の間
隔にほぼ対応する長さを有する。金属ゲート電極は二酸
化シリコン層37によって基板39の表面及びチャネル
35から分離されている。ゲートの面積(中×長さ)は
第2図の破線37Aで囲まれた領域に対応する。各ビッ
ト線に関連するメモリ・セルはビット線の両側に設けら
れ、ゲートは互い違いに形成されている。ドープしたポ
リシリコン基準面34Aは、第2A図からわかるように
、比較的厚い、好ましくは5000△の熟成長二酸化シ
リコン層32Aの上にまたがって設けられており、二酸
化シリコン層32Aはビット線30Aと平行であり且つ
同じ広がりを持つ。基準面34Aは複数個の略“1”の
字状の縦長部分を含む規則的パターンを有し、各部分は
厚さ500人の二酸化シリコン層40Aによって基板の
N+領域(ソース)31Aから分離されている。基準面
の各“1”の字状部分はメモリ・セルの貯蔵ノードを与
える。第2図において、基準面34Aの“1”の字状の
部分は斜線の領域SN#1(貯蔵ノード#1)に対応し
、基準面34Bの“1”の字状の部分は斜線の領域SN
#2に対応する。ドープしたポリシリコン基準面34A
の上には二酸化ポリシリコン層33Aが設けけられ、ド
ープしたボリシリコン基準面348の上には二酸化ポリ
シリコン層338が設けられている。
面図であり、第2A図は第2図の線2A−2Aに沿った
断面図である。第2図において、破線で囲まれたセル#
1及び#2は夫々メモリの各メモリ・セルによって占め
られる半導体領域を表わしている。セルの面積は約私5
〆2である。基板39は好ましくは、7×1び5ホウ素
原子/がのドープ濃度を有するP形シリコンである。基
板39はN+領域30(第2A図)を有する。領域30
は好ましくは、1ぴ1リン原子/塊の表面ドープ濃度を
有する。N十領域30は細長い領域であり、拡散された
ビット30A(第2図)として働くと共に、各FETメ
モリ・セルの1つの電極、本明細書ではドレィン鰭極、
として働く。N+領域31Aはメモリ・セルのソース電
極である。領域31Aはまし〈は1ぴ1リン原子/塊の
表面ドープ濃度を有し、領域30と同時に形成される。
ゲート誘電体37は略500Aの厚さを持つ二酸化シリ
コンであるのが好ましい。。誘電体37によってチャネ
ル35から分離されているゲート電極Gは好ましくは金
属ワード線38Aと一体に形成される。この金属は好ま
しくはアルミニウム−銅の合金である。金属ゲート電極
Gはドレィンとソース貝0ち領域30と31Aの間の間
隔にほぼ対応する長さを有する。金属ゲート電極は二酸
化シリコン層37によって基板39の表面及びチャネル
35から分離されている。ゲートの面積(中×長さ)は
第2図の破線37Aで囲まれた領域に対応する。各ビッ
ト線に関連するメモリ・セルはビット線の両側に設けら
れ、ゲートは互い違いに形成されている。ドープしたポ
リシリコン基準面34Aは、第2A図からわかるように
、比較的厚い、好ましくは5000△の熟成長二酸化シ
リコン層32Aの上にまたがって設けられており、二酸
化シリコン層32Aはビット線30Aと平行であり且つ
同じ広がりを持つ。基準面34Aは複数個の略“1”の
字状の縦長部分を含む規則的パターンを有し、各部分は
厚さ500人の二酸化シリコン層40Aによって基板の
N+領域(ソース)31Aから分離されている。基準面
の各“1”の字状部分はメモリ・セルの貯蔵ノードを与
える。第2図において、基準面34Aの“1”の字状の
部分は斜線の領域SN#1(貯蔵ノード#1)に対応し
、基準面34Bの“1”の字状の部分は斜線の領域SN
#2に対応する。ドープしたポリシリコン基準面34A
の上には二酸化ポリシリコン層33Aが設けけられ、ド
ープしたボリシリコン基準面348の上には二酸化ポリ
シリコン層338が設けられている。
ドープしたポリシリコン基準面は比較的良好な導電率を
有し、ポリシリコン酸化物層は絶縁体して働く。領域3
2B,32Cは好ましくは厚さ7400A程度の熱成長
酸化物である。二酸化シリコン層40A,40B,40
Cは夫々ドプ・ポリシリコン基準面をN+ソース領域か
ら分離する。二酸化シリコン層40A,40B,40C
は夫々約500Aの厚さである。ポリシリコン酸化物層
33Aのリップ部分33A′は基準面34Aと酸化物層
40Aの綾部を取囲み、ポリシリコン酸化物層33Bの
リップ部分338は基準面34Bと酸化物層40Cの綾
部を取囲む。第2図からわかるように、ソース領域31
Aは基準面の“1”の字状の部分の下側にあって且つこ
れを越えて延びている。従って、各セルの貯蔵ノードは
縫い酸化物層によってソース領域から隔てられたドープ
・ポリシリコン層の“1”の字状の部分によって実質的
に形成される。各金属ワード線38A,38Bはゲート
電極の部分を除けば非導電材の上に重ねられている。例
えば金属ワード線38Aは二酸化ポリシリコンよりなる
絶縁層によって支持ざている。後述するが、二酸化ポリ
シリコン層33A,34Aは厚い二酸化シリコン層で置
換されてもよい。第2図においてワード線はメモリ・セ
ル#1#2の貯蔵ノードの部分の上にあり、且つ各メモ
リ・セルには2本のワード線が通っている。第2図の実
施例のセル配置によれば、メモリのワード線の間隔を密
にでき、メモリ密度を高めるのに役立つ。つまり、ワー
ド線を貯蔵セルの位置に重ねて設けることができるため
、配線密度を上げる利点が得られる。次に第3A図一第
3M図を参照して本発明の実施例によるランダム・アク
セス・メモリを製造するための改良された方法について
説明する。
有し、ポリシリコン酸化物層は絶縁体して働く。領域3
2B,32Cは好ましくは厚さ7400A程度の熱成長
酸化物である。二酸化シリコン層40A,40B,40
Cは夫々ドプ・ポリシリコン基準面をN+ソース領域か
ら分離する。二酸化シリコン層40A,40B,40C
は夫々約500Aの厚さである。ポリシリコン酸化物層
33Aのリップ部分33A′は基準面34Aと酸化物層
40Aの綾部を取囲み、ポリシリコン酸化物層33Bの
リップ部分338は基準面34Bと酸化物層40Cの綾
部を取囲む。第2図からわかるように、ソース領域31
Aは基準面の“1”の字状の部分の下側にあって且つこ
れを越えて延びている。従って、各セルの貯蔵ノードは
縫い酸化物層によってソース領域から隔てられたドープ
・ポリシリコン層の“1”の字状の部分によって実質的
に形成される。各金属ワード線38A,38Bはゲート
電極の部分を除けば非導電材の上に重ねられている。例
えば金属ワード線38Aは二酸化ポリシリコンよりなる
絶縁層によって支持ざている。後述するが、二酸化ポリ
シリコン層33A,34Aは厚い二酸化シリコン層で置
換されてもよい。第2図においてワード線はメモリ・セ
ル#1#2の貯蔵ノードの部分の上にあり、且つ各メモ
リ・セルには2本のワード線が通っている。第2図の実
施例のセル配置によれば、メモリのワード線の間隔を密
にでき、メモリ密度を高めるのに役立つ。つまり、ワー
ド線を貯蔵セルの位置に重ねて設けることができるため
、配線密度を上げる利点が得られる。次に第3A図一第
3M図を参照して本発明の実施例によるランダム・アク
セス・メモリを製造するための改良された方法について
説明する。
先ず、第3A図に示すように、20仇のP形シリコン基
板39の上に、1000℃において普通の溢性熱酸化物
成長法によって二酸化シリコン層41を3000A程度
の厚さに熟成長させる。次に第3B図に示すように、写
真マスク処理を用いる普通の写真製版技術によって二酸
化シリコン層41に窓42,43をエッチする。
板39の上に、1000℃において普通の溢性熱酸化物
成長法によって二酸化シリコン層41を3000A程度
の厚さに熟成長させる。次に第3B図に示すように、写
真マスク処理を用いる普通の写真製版技術によって二酸
化シリコン層41に窓42,43をエッチする。
これらの窓42,43はメモリ・セルのドレイン(共通
のビット線)とソース(貯蔵/ード)を形成するための
ものである。次に第3C図のように、普通のM℃どぶ形
ドーピング工程によって窓42,43を通してN形ドー
プ剤(リン)を与え、酸化と熱ドライブ・ィンの工程を
行なうことによってN+領域44,45を形成する。
のビット線)とソース(貯蔵/ード)を形成するための
ものである。次に第3C図のように、普通のM℃どぶ形
ドーピング工程によって窓42,43を通してN形ドー
プ剤(リン)を与え、酸化と熱ドライブ・ィンの工程を
行なうことによってN+領域44,45を形成する。
熱酸イ幻物が成長すると層41の厚さは5000Aの厚
さに増え、その上部の1000Aはリン珪酸ガラス(P
SG)に富んでおり、門G層46を形成する。熱酸化物
の成長期間には、N形不純物が更にドライブ・インされ
拡散される。第3D図では、普通の写真製版技術により
窓47をエッチする。
さに増え、その上部の1000Aはリン珪酸ガラス(P
SG)に富んでおり、門G層46を形成する。熱酸化物
の成長期間には、N形不純物が更にドライブ・インされ
拡散される。第3D図では、普通の写真製版技術により
窓47をエッチする。
この窓47は貯蔵コンデンサの位置を定める。次に第3
E図のように、窓47のN十領域45の上に薄い酸化物
層48を熟成長させ、貯蔵コンデンサの誘電体を形成す
る。層48は厚さ500−800A程度である。具体的
には、酸化物48は普通の乾性酸化法によって熱城長さ
れるのが好ましい。第3F図では、約650qCにおけ
る普通の化学蒸着(CVD)技術によって、構造体の全
露出表面にポリシリコン層49を付着させる。
E図のように、窓47のN十領域45の上に薄い酸化物
層48を熟成長させ、貯蔵コンデンサの誘電体を形成す
る。層48は厚さ500−800A程度である。具体的
には、酸化物48は普通の乾性酸化法によって熱城長さ
れるのが好ましい。第3F図では、約650qCにおけ
る普通の化学蒸着(CVD)技術によって、構造体の全
露出表面にポリシリコン層49を付着させる。
次に第3G図に示すようにポリシリコン層49にN形不
純物をドープする。
純物をドープする。
具体的には、普通に知られているドープ工程において8
7び○でPOC〆3 を用いる。ポリシリコンはPOC
そ3 でN形にドープされ、その後の高温処理程でドー
パントのドライブ・インが行なわれる。ポリシリコンは
イオン注入法によってリンをドープすることもできる。
このPOC〆3ドープ工程期間には、ポリシリコン層4
9の上に薄い酸化物が熟成長し、薄いリン珪酸ガラス(
PSG)層50を形成する。次いで第3日図に示すよう
に、再び写真製版技術を用いて薄いPSG層50を緩衝
HF溶液で選択的にエッチする。第3日図では、例示の
ため、エッチング・マスクそして仮想線でフオトレジス
トPRを示している。次に酸化物層50のエッチされた
パターンをマスクとして用いてポリシリコン層49をエ
ッチする。ポリシリコンのエッチングには、エチレン・
ジアミン・ピロカテコールが用いられる。エッチ液は残
っているPSG層50の下側のポリシリコンをアンダカ
ツト状態にヱッチし、突出部50Aを与える。次に第3
1図に示すように、PSG層50の突出部50Aを可塑
的に変形させて、ドーブ・ポリシリコン層49の露出部
の上に付着させる。
7び○でPOC〆3 を用いる。ポリシリコンはPOC
そ3 でN形にドープされ、その後の高温処理程でドー
パントのドライブ・インが行なわれる。ポリシリコンは
イオン注入法によってリンをドープすることもできる。
このPOC〆3ドープ工程期間には、ポリシリコン層4
9の上に薄い酸化物が熟成長し、薄いリン珪酸ガラス(
PSG)層50を形成する。次いで第3日図に示すよう
に、再び写真製版技術を用いて薄いPSG層50を緩衝
HF溶液で選択的にエッチする。第3日図では、例示の
ため、エッチング・マスクそして仮想線でフオトレジス
トPRを示している。次に酸化物層50のエッチされた
パターンをマスクとして用いてポリシリコン層49をエ
ッチする。ポリシリコンのエッチングには、エチレン・
ジアミン・ピロカテコールが用いられる。エッチ液は残
っているPSG層50の下側のポリシリコンをアンダカ
ツト状態にヱッチし、突出部50Aを与える。次に第3
1図に示すように、PSG層50の突出部50Aを可塑
的に変形させて、ドーブ・ポリシリコン層49の露出部
の上に付着させる。
可塑的な変形は、当業者には明らかなように、約900
℃の温度を用いる次の処理程の期間に生じる。この工程
は第3G図で述べたPOC夕3 ドープ技術の場合だけ
用いられる。もし第3G図でイオン注入法を用いた場合
は、このように突出部50Aを折曲げる複雑な工程は用
いなくてすむ。普通のプラズマ・エッチング技術を用い
れば、更に簡単化できる。次に第31図に示すように、
構造体の露出表面に二酸化シリコンを熟成長させる。ソ
ース/ドレィンのドライブ・ィン拡散及び酸化は水蒸気
中で900o0一1000qCで続けられる。結果とし
て、酸化物層41は41Aの部分では7300A程度の
厚さを持ち、41Bの部分では4000A程度の厚さを
持て)。次いで第3K図に示すように、再び写真製版技
術を用いて酸化物層41に窓51をエッチする。
℃の温度を用いる次の処理程の期間に生じる。この工程
は第3G図で述べたPOC夕3 ドープ技術の場合だけ
用いられる。もし第3G図でイオン注入法を用いた場合
は、このように突出部50Aを折曲げる複雑な工程は用
いなくてすむ。普通のプラズマ・エッチング技術を用い
れば、更に簡単化できる。次に第31図に示すように、
構造体の露出表面に二酸化シリコンを熟成長させる。ソ
ース/ドレィンのドライブ・ィン拡散及び酸化は水蒸気
中で900o0一1000qCで続けられる。結果とし
て、酸化物層41は41Aの部分では7300A程度の
厚さを持ち、41Bの部分では4000A程度の厚さを
持て)。次いで第3K図に示すように、再び写真製版技
術を用いて酸化物層41に窓51をエッチする。
明らかなように、窓51は酸化物層のゲート電極関口を
与える。次に第3L図のように500一800人程度の
厚さの薄い二酸化シリコン層52を熟成長させる。
与える。次に第3L図のように500一800人程度の
厚さの薄い二酸化シリコン層52を熟成長させる。
この酸化物層52はゲート議電体と呼ばれるものである
。最後に第3M図のようにアルミニウム−鋼合金を燕着
し、標準的な写真製版エッチング技術によって相互接続
金属導体を形成する。
。最後に第3M図のようにアルミニウム−鋼合金を燕着
し、標準的な写真製版エッチング技術によって相互接続
金属導体を形成する。
この場合、第3M図には示してないが、メモリ構造で鞍
点関口が必要となる部分には普通の写真製版エッチング
技術によって予じめ接点閉口を設けておく。例えば、ド
ープ・ポリシリコン層49に対しても、必要な箇所で接
点閉口を形成する。第3M図にはワード線WLが示され
ている。上述の製造手順によれば、最少数の写真マスク
段階で本発明によるモノリシック・メモリをつくること
ができる。
点関口が必要となる部分には普通の写真製版エッチング
技術によって予じめ接点閉口を設けておく。例えば、ド
ープ・ポリシリコン層49に対しても、必要な箇所で接
点閉口を形成する。第3M図にはワード線WLが示され
ている。上述の製造手順によれば、最少数の写真マスク
段階で本発明によるモノリシック・メモリをつくること
ができる。
次に第4A図−第4F図を参照して、本発明のモノリシ
ツク・メモリの周辺回路のFETをつくる方法について
説明する。
ツク・メモリの周辺回路のFETをつくる方法について
説明する。
周辺回路の普通のFETをつくる処理工程は第3A図−
第3M図に関連して説明した処理工程と同時に行なわれ
ることは理解されよう。当業者には明らかなように、本
発明によるモノリシツク・メモリは全体は一連の処理工
程よりなる1つの製造プロセスでつくられる。第4A図
の構造は第3A図の構造に対応し、第3A図と同じ工程
で酸化物層41を形成する。
第3M図に関連して説明した処理工程と同時に行なわれ
ることは理解されよう。当業者には明らかなように、本
発明によるモノリシツク・メモリは全体は一連の処理工
程よりなる1つの製造プロセスでつくられる。第4A図
の構造は第3A図の構造に対応し、第3A図と同じ工程
で酸化物層41を形成する。
第48図は第38図と同じ製造段階にあり、酸化物層4
1に窓60,61を形成した構造を示している。第4C
図は第3C図と同じ段階の構造を示し、N+領域62,
63を設けると共に、酸化物層41の厚さを約5000
Aに厚くしている。
1に窓60,61を形成した構造を示している。第4C
図は第3C図と同じ段階の構造を示し、N+領域62,
63を設けると共に、酸化物層41の厚さを約5000
Aに厚くしている。
第4D図は第3L図と同じ製造段階にあり、ドレィン、
ゲート及びソースの関口64,65,66を設けると共
に薄い二酸化シリコン層67,68,69を熟成長ごせ
た構造を示している。
ゲート及びソースの関口64,65,66を設けると共
に薄い二酸化シリコン層67,68,69を熟成長ごせ
た構造を示している。
第4E図は薄い酸化物層67及び69を除去した構造を
示している。第4F図は第3M図と同じ製造段階にあり
、ソース、ゲート、ドレィンに対して金属接点を形成し
た構造を示している。
示している。第4F図は第3M図と同じ製造段階にあり
、ソース、ゲート、ドレィンに対して金属接点を形成し
た構造を示している。
函南の簡単な説明
第1図は第IA図及び第IB図の配置を示す図、第IA
図及び第IB図は本発明によるモノリシック・メモリを
示すブロック図、第IC図は第ICA図、第ICB図及
び第ICC図の配置を示す図、第ICA図、第ICB図
及び第ICC図は本発明の良好な実施例の回路図、第2
図は本発明の良好な実施例のモノリシック・メモリの一
部分の平面図、第2A図は第2図の線2A一2Aに沿っ
て得られる断面図へ第3A図、第3B図、第3C図、第
3D図、第3E図、第3F図、第3G図、第3日図、第
31図、第3J図、第3K図、第3L図及び第3M図は
種々の製造段階における本発明の良好な実施例のモノリ
シック・メモリの一部分の断面図、第4A図、第48図
、第4C図、第4D図「第4E図及び第4F図は種々の
製造段階における周辺回路のFETの断面図である。
図及び第IB図は本発明によるモノリシック・メモリを
示すブロック図、第IC図は第ICA図、第ICB図及
び第ICC図の配置を示す図、第ICA図、第ICB図
及び第ICC図は本発明の良好な実施例の回路図、第2
図は本発明の良好な実施例のモノリシック・メモリの一
部分の平面図、第2A図は第2図の線2A一2Aに沿っ
て得られる断面図へ第3A図、第3B図、第3C図、第
3D図、第3E図、第3F図、第3G図、第3日図、第
31図、第3J図、第3K図、第3L図及び第3M図は
種々の製造段階における本発明の良好な実施例のモノリ
シック・メモリの一部分の断面図、第4A図、第48図
、第4C図、第4D図「第4E図及び第4F図は種々の
製造段階における周辺回路のFETの断面図である。
39……P形基板、30……N十ドレィン領域、30A
……ビット線、31A……N+ソース領域、32A,3
2B,37,40A・・・・・・二酸化シリコン、33
A……ポリシリコン酸化物、34A……ドープ・ポリシ
リコン、38A,38B…・・・ワード線、G・・・・
・・ゲート電極。
……ビット線、31A……N+ソース領域、32A,3
2B,37,40A・・・・・・二酸化シリコン、33
A……ポリシリコン酸化物、34A……ドープ・ポリシ
リコン、38A,38B…・・・ワード線、G・・・・
・・ゲート電極。
FIG.ICAFIG‐イC
FIGI
FIG.IA
FIG.18
FIG.ICB
FIG‐イCC
FIG.2
FIG.2A
FIG.3A
FIG.S8
FIG.3C
FIG.SO
FIG.SE
FIG.S
FIG.36
FIG.3日
FIG.31
FIG.3J
FIG.3K
FIG.3し
FIG.3M
FIG.4A
FIG.46
F16.4C
FIG.40
FIG.4E
FIG.4F
Claims (1)
- 1 (イ) 第1導電型のシリコン基板の表面に第1の
酸化物層を形成し、(ロ) 上記基板の領域のうちドレ
イン領域およびソース領域を形成すべき第1および第2
の領域を露出させるように上記第1の酸化物層に第1お
よび第2の窓を形成し、(ハ) 上記第1および第2の
窓を介して上記第1および第2の領域に第2導電型の不
純物を導入し、(ニ) 構造体の露出表面に第2の酸化
物層を形成し、(ホ) 上記酸化物層上にリン珪酸ガラ
ス層を形成し、(ヘ) 上記第2導電型の上記第2の領
域の選択された表面を露出させるように上記リン珪酸ガ
ラスおよび上記酸化物層に第3の窓を形成し、(ト)
上記第3の窓によつて露出された上記第2の領域に表面
にコンデンサ誘電体として働く薄い第3の酸化物層を形
成し、(チ) 構造体の露出表面に第2導電型の不純物
をドープしたポリシリコン層を形成し、(リ) 上記第
3の酸化物層の領域のうち上記第1の領域の側の一部領
域およびこの一部領域から上記第1の領域上へ延びる領
域上の上記ポリシリコン層の部分を除去し、(ヌ) 構
造体の露出表面に厚い第4の酸化物層を形成し、(ル)
上記第1の領域から上記第2の領域へ延びる上記基板
の領域を露出させるように上記酸化物層に第4の窓を形
成し、(ヲ) 上記第4の窓によつて露出された上記基
板の表面にゲート誘電体として働く薄い第5の酸化物層
を形成し、(ワ) 上記第5の酸化物層上に導電金属を
付着する、 ことを含む電界効果トランジスタ・メモリ
の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/850,762 US4219834A (en) | 1977-11-11 | 1977-11-11 | One-device monolithic random access memory and method of fabricating same |
US850762 | 1977-11-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5469974A JPS5469974A (en) | 1979-06-05 |
JPS6040708B2 true JPS6040708B2 (ja) | 1985-09-12 |
Family
ID=25309046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53116077A Expired JPS6040708B2 (ja) | 1977-11-11 | 1978-09-22 | 電界効果トランジスタ・メモリの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4219834A (ja) |
EP (1) | EP0001986B1 (ja) |
JP (1) | JPS6040708B2 (ja) |
DE (1) | DE2862271D1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE32236E (en) * | 1979-12-26 | 1986-08-26 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
US4406013A (en) * | 1980-10-01 | 1983-09-20 | Intel Corporation | Multiple bit output dynamic random-access memory |
US4399449A (en) * | 1980-11-17 | 1983-08-16 | International Rectifier Corporation | Composite metal and polysilicon field plate structure for high voltage semiconductor devices |
US4603381A (en) * | 1982-06-30 | 1986-07-29 | Texas Instruments Incorporated | Use of implant process for programming ROM type processor for encryption |
EP0338157B1 (en) * | 1988-04-22 | 1994-07-06 | Ramtron International Corporation | Charged magnified dram cell |
US6767789B1 (en) * | 1998-06-26 | 2004-07-27 | International Business Machines Corporation | Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby |
US7145151B2 (en) * | 2000-12-29 | 2006-12-05 | Ge Medical Systems Global Technology Company, Inc. | Reduced complexity interconnect for two dimensional multislice detectors |
US7859883B2 (en) * | 2007-05-14 | 2010-12-28 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Recordable electrical memory |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
US3740732A (en) * | 1971-08-12 | 1973-06-19 | Texas Instruments Inc | Dynamic data storage cell |
US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
US3983545A (en) * | 1975-06-30 | 1976-09-28 | International Business Machines Corporation | Random access memory employing single ended sense latch for one device cell |
DE2539910C3 (de) * | 1975-09-08 | 1981-02-19 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterspeicher |
US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
US4094057A (en) * | 1976-03-29 | 1978-06-13 | International Business Machines Corporation | Field effect transistor lost film fabrication process |
NL176415C (nl) * | 1976-07-05 | 1985-04-01 | Hitachi Ltd | Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit. |
JPS5941351B2 (ja) * | 1976-09-13 | 1984-10-06 | 株式会社日立製作所 | カラ−用固体撮像素子 |
-
1977
- 1977-11-11 US US05/850,762 patent/US4219834A/en not_active Expired - Lifetime
-
1978
- 1978-09-22 JP JP53116077A patent/JPS6040708B2/ja not_active Expired
- 1978-10-23 DE DE7878101195T patent/DE2862271D1/de not_active Expired
- 1978-10-23 EP EP78101195A patent/EP0001986B1/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE2862271D1 (en) | 1983-07-07 |
EP0001986A3 (en) | 1979-08-08 |
EP0001986B1 (de) | 1983-05-25 |
EP0001986A2 (de) | 1979-05-30 |
JPS5469974A (en) | 1979-06-05 |
US4219834A (en) | 1980-08-26 |
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