JPS6039960A - Digital modulating circuit - Google Patents
Digital modulating circuitInfo
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- JPS6039960A JPS6039960A JP14905683A JP14905683A JPS6039960A JP S6039960 A JPS6039960 A JP S6039960A JP 14905683 A JP14905683 A JP 14905683A JP 14905683 A JP14905683 A JP 14905683A JP S6039960 A JPS6039960 A JP S6039960A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/12—Modulator circuits; Transmitter circuits
- H04L27/122—Modulator circuits; Transmitter circuits using digital generation of carrier signals
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- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
- H04L27/2092—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner with digital generation of the modulated carrier (does not include the modulation of a digitally generated carrier)
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はディジタル送信データの入力速度の異なシに十
分対処可能な間易な構成のディジタル変調回路に関する
。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a digital modulation circuit with a simple configuration that can sufficiently cope with different input speeds of digital transmission data.
伝送系に非線形な増幅器等を含す通信系、例えば移動通
信や衛星通信系では、その変調波の包絡線を一定に保ち
、且つそのスペクト2ムが狭帯域となる定包絡肱狭帯域
通信方式が用いられる。この種の通信方式の代表的なも
のとして、従来よF) TFM(Tamed Freq
uency Modulation )やGMSK (
Gausian Fi 1tered Minimum
5hif tKeying )等が知られている。In communication systems that include nonlinear amplifiers in the transmission system, such as mobile communication and satellite communication systems, a constant envelope narrowband communication method is used in which the envelope of the modulated wave is kept constant and the spectrum is a narrow band. is used. Traditionally, F) TFM (Tamed Freq) is a typical communication method of this type.
Uency Modulation) and GMSK (
Gaussian Fi tered Minimum
5hiftKeying) etc. are known.
第1図はこのような通信方式で用いられるディジタル変
調回路の概略構成を示すもので、概略的にはディノタル
周波数変換回路l、累積加算回路2、正弦・余弦変換回
路3によって構成される。上記ディノクル周波数変換回
路1は、入力されたディジタル送信データを、所定の動
作クロック周波数の下でそのデータに対応したディジタ
ル周波数波形に変換するものである。FIG. 1 shows a schematic configuration of a digital modulation circuit used in such a communication system, and is generally composed of a dinotal frequency conversion circuit 1, an accumulative addition circuit 2, and a sine/cosine conversion circuit 3. The Dinocle frequency conversion circuit 1 converts input digital transmission data into a digital frequency waveform corresponding to the data under a predetermined operating clock frequency.
累積加算回路2は、前記所定の動作クロックに従って上
記ディジタル周波数波形を累積加算、つまシ積分して前
記データに対応するディノタル位相波形を生成している
。正弦・余弦変換回路3では、上記ディジタル位相波形
の位相を正弦・余弦変換することによって、互いに直交
したアナログ変調信号を得ている。The cumulative addition circuit 2 cumulatively adds and integrates the digital frequency waveform in accordance with the predetermined operation clock to generate a dinotal phase waveform corresponding to the data. The sine/cosine conversion circuit 3 performs sine/cosine conversion on the phase of the digital phase waveform to obtain mutually orthogonal analog modulated signals.
ところで、このようなディジタル変調回路を用いて変調
される送信データの入力速度、即ちビットレートは、変
調信号ス被りトルの広が9や、アナログ信号をディジタ
ル符号化する際の符号化品質、出9訂正符号の符号化率
等を定める重−971z基本パラメータとなる。この為
、各種システムの仕様に応じて前記ビットL/−1カ’
l:れぞれ各別に定められることが多い。この為、この
種のディジクル変調回路にあっても、上記送信データの
ビットレートの変化に対して柔軟に対処し得ることが望
まれる。By the way, the input speed, that is, the bit rate, of transmission data modulated using such a digital modulation circuit depends on the modulation signal spread9, the encoding quality when digitally encoding an analog signal, and the output data. This is a basic parameter of 971z that determines the coding rate of the 971z correction code. For this reason, depending on the specifications of various systems, the bit L/-1
l: Each is often defined separately. Therefore, it is desired that this type of digital modulation circuit be able to flexibly cope with changes in the bit rate of the transmission data.
このような要求に対して、送信データの入力速度が1/
′N(N :整数)に変化したとき、これに応じて前記
各回路1,2.3の動作クロック(サンプリング周波数
のビットレート)全全て1/Hに設定することが考えら
れていA〜然し乍ら、このようにして動作クロックの周
波数を変えた場介、前記正弦・余弦変換回路3で用いら
れるサンプリング高調波除去用のアナログ低域通過フィ
ルタ(LPF )に要求されるフィルタ特性が変わるの
で、そのビットレートに応じて異なる遮断周波数特性を
備えたLPFを多数準備することが必要となった。また
このことは、この種のディジタル変調回路を集積回路化
する上で大きな妨げとなった。この為、送信データのビ
ットレートの異な9(変化)に十分対処できないと云う
不具合があった。In response to such requests, the input speed of the transmitted data is reduced by 1/2.
'N (N: integer), it is considered that all the operating clocks (sampling frequency bit rates) of each of the circuits 1, 2, and 3 are set to 1/H accordingly. When the frequency of the operating clock is changed in this way, the filter characteristics required of the analog low-pass filter (LPF) for removing sampling harmonics used in the sine/cosine conversion circuit 3 change. It has become necessary to prepare a large number of LPFs with different cutoff frequency characteristics depending on the bit rate. Additionally, this has been a major hindrance in integrating this type of digital modulation circuit. For this reason, there was a problem in that it was not possible to adequately cope with variations in the bit rate of transmission data.
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、ディジタル送信データの入力速
度の変化に十分対処して上記送信データを効果的に変調
することのできる簡易で集積回路化の容易なディジクル
変調回路を提供することにある。The present invention has been made in consideration of these circumstances, and its purpose is to provide a simple and efficient method that can sufficiently cope with changes in the input speed of digital transmission data and effectively modulate the transmission data. An object of the present invention is to provide a digital modulation circuit that can be easily integrated into a circuit.
本発明は、ディジタル送信データに応じて生成されるデ
ィジタル周波数波形の大きさを、上記ディジタル送信デ
ータの入力速度の1/Hの変化に対応して1//Nに設
定するレベル設定回路を設け、この大きさの調整された
ディソタル周波数波形′f:積分して位相波形を生成し
たのち、これを正弦・余弦変換して変説信号を得るよう
にしたものである。即ち、ディジタル送信データの入力
速度に応じてディジタル周波数波形の大きさを制御し/
このち、ディジタル変調処理を行うようにしたものであ
る。The present invention includes a level setting circuit that sets the magnitude of a digital frequency waveform generated in accordance with digital transmission data to 1//N in response to a change of 1/H of the input speed of the digital transmission data. , this magnitude-adjusted disortal frequency waveform 'f' is integrated to generate a phase waveform, which is then subjected to sine/cosine transformation to obtain an anomalous signal. That is, the magnitude of the digital frequency waveform is controlled according to the input speed of digital transmission data.
After this, digital modulation processing is performed.
かくして本発明によれば、ディジタル送信データの入力
速度に応じてそのディジタル位相波形の大きさが可変さ
れるので、ディジタル変調処理の動作クロックを変える
ことなしにその変調を行うことが可能となる。従って、
上記送信データの入力速度に応じて遮断周波数特性を異
にするLPFを準備する必要がなくなる。そして、回路
の仕様を変えることなしに前記ディジタル送信データの
入力速反の変化に十分対処することか可能となる。しか
も回路構成が簡単であシ、第1図に示される回路の基本
構成をそのまま活かすことが可能であるから、その集積
回路化も容易である等、実用的利点が極めて+’jrs
い・〔発明の実施例〕
以下、図面を参照して本発明の一実施例につき説明する
。Thus, according to the present invention, since the magnitude of the digital phase waveform is varied in accordance with the input speed of digital transmission data, it is possible to perform modulation without changing the operating clock for digital modulation processing. Therefore,
There is no need to prepare an LPF whose cut-off frequency characteristics vary depending on the input speed of the transmission data. In addition, it becomes possible to sufficiently cope with changes in the input velocity of the digital transmission data without changing the specifications of the circuit. Moreover, the circuit configuration is simple, and the basic configuration of the circuit shown in Figure 1 can be used as is, so it is easy to integrate it into an integrated circuit, so it has extremely practical advantages.
[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第2図は実施例回路の概略構ノ戊図である。ディジクル
周波数波形変侠回路lは、入力されたディジタル送信デ
ータを一時記憶するデータレジスタ1aと、送信データ
に応じた周波数波形をディジタル的に記憶している波形
メモI) 1 bと、この波形メモIJ 1 bからの
上記周波数波形の選択的な読出しfr、制御するカウン
タlcによって構成される。上記周波数波形は、送1i
4データに対応した波形ヶ所定の間尚でサンプリングし
た信号系列として衣わaれるもので、前6己レノスタ1
aに格納きれたデータに従って選択的に、且つ所定のサ
ンプリング速度で読出される。FIG. 2 is a schematic diagram of the structure of the embodiment circuit. The digital frequency waveform changing circuit 1 includes a data register 1a that temporarily stores input digital transmission data, a waveform memo I) 1b that digitally stores a frequency waveform corresponding to the transmission data, and this waveform memo. It is constituted by selective reading fr of the frequency waveform from IJ 1 b and a controlling counter lc. The above frequency waveform is
The waveform corresponding to the 4 data is a signal sequence sampled during a predetermined period.
It is selectively read out at a predetermined sampling rate according to the data completely stored in a.
しかして、この波形メモI)lbから読出された周波数
波形は、例えばディジタル・マルチプライヤやビ、トシ
フトレノスタ等からなるレベル設定回路4を介して、前
記ディジタル送信データの人力速度の1/Nの変化に対
応して、その大きさが1/Nに調整されたのち累4λ加
算回路2に与えられる。この累積加募回il!i82は
周知のように刃口算器2aと累積レジスフ2bとによっ
て構成され、前記所定のサンプリング速度で動作1−る
。これにより累積レジスタ111の出力に、その積分波
形であるディジタル位不目波形が得られることになる。Therefore, the frequency waveform read from this waveform memo I) lb is changed by 1/N of the manual speed of the digital transmission data via a level setting circuit 4 consisting of, for example, a digital multiplier, a shift register, etc. After its size is adjusted to 1/N in accordance with , it is applied to the cumulative 4λ adder circuit 2. This cumulative recruitment round! As is well known, the i82 is composed of a blade counter 2a and a cumulative register 2b, and operates at the predetermined sampling rate. As a result, the output of the accumulation register 111 is a digital position error waveform, which is the integrated waveform.
正弦・余弦変換回路3は、正弦・余弦メモリ、9 a
、 D/A変換器3 b、 LPF 3 cによって構
成される。上記正弦・余弦メモIJ 3 aは、前6己
位相波形の各サンプリング時点における位相に対応した
正弦変換信号および余弦変換回路を変調信号としてディ
ノタル的に発生するものであシ、これらの信号はD/A
変換器3bを弁してアナログ信号に変換されたのち、サ
ンプリング高調波除去用のLPF 3 c f介して出
力される。かくしてここに、変調波の包=Wが一定の、
互いに直焚した変調信号が得られることになる。The sine/cosine conversion circuit 3 includes a sine/cosine memory 9 a
, a D/A converter 3b, and an LPF 3c. The above sine/cosine memo IJ3a is generated digitally using a sine conversion signal and a cosine conversion circuit corresponding to the phase at each sampling point of the previous 6-phase waveform as modulation signals, and these signals are D. /A
After being converted into an analog signal by the converter 3b, it is outputted via an LPF 3cf for removing sampling harmonics. Thus, here, the envelope of the modulated wave = W is constant,
Modulated signals that are directly fired from each other will be obtained.
かくして今、このように構成いれた変調回路において、
第3図<−>に示すように周期Tなるディジタル送信デ
ータが入力されたとき、波形メモリlbからは同図(b
)に示すx+1@周波数波形が出力される。この波形が
積分処理されて第3図(C)に示す如きディジタル位相
波形がめられ、その位相に応じた変調波形がめられるこ
とになる。Now, in the modulation circuit configured in this way,
When digital transmission data with a period T is input as shown in FIG.
) is output. This waveform is subjected to integration processing to obtain a digital phase waveform as shown in FIG. 3(C), and a modulation waveform corresponding to the phase is obtained.
これに対して今、前記ディジタル送信データの入力速度
が第3図(d)に示すように1/2に変化したとき、そ
のビットレートは2Tとなる。この場合、波形メモリ1
bから読出されるディノタル周波敬波形の周期も第3図
(e)中破線で示すように2倍になる。このような周波
数波形に対して、レベル設定回路4では、その大きざを
172に設定するべく、例えば1ビツトのシフト処理を
行い、これを前記一定のサンプリング周波数の下で出力
する。この結果、ディソタル周波数波形は、その大きざ
が172に縮小され、且つ時間的に2倍に拡大されたも
のとなる。このような周波数波形を入力して、累積レジ
スタ2bは第3図(f)に示す如き積分波形を得ること
になる。即ち、時間的に2倍に拡大された信号で、且つ
その大きさが1/2に設定された信号を2回ずつ繰返し
乍ら積分動作する。この結果、送信データの入力速反に
拘らず、そのビットレート当シの位相回転量が一定とな
勺、ここに送信データに対応した変調信号を得ることが
可能となる。On the other hand, when the input speed of the digital transmission data changes to 1/2 as shown in FIG. 3(d), the bit rate becomes 2T. In this case, waveform memory 1
The period of the dinotal frequency waveform read from b is also doubled as shown by the broken line in FIG. 3(e). The level setting circuit 4 performs, for example, 1-bit shift processing on such a frequency waveform in order to set its magnitude to 172, and outputs this at the constant sampling frequency. As a result, the size of the distal frequency waveform is reduced to 172, and the time is doubled. By inputting such a frequency waveform, the accumulation register 2b obtains an integral waveform as shown in FIG. 3(f). That is, a signal whose magnitude is doubled in time and whose magnitude is set to 1/2 is repeatedly integrated twice. As a result, regardless of the input speed of the transmission data, the amount of phase rotation for the bit rate remains constant, and it is possible to obtain a modulated signal corresponding to the transmission data.
またここで着目すべきところは、正弦・余弦変換回路3
の動作速度が、ディジタル送信データの入力速度に依ら
ず一定であると云う点である。このことは、D/A変換
器3bは、そのサンプリング速度を一定に保:)たまま
動作し、またLPF 3 cの遮断周波数特注を変更す
る必要がないことを意味する〇
従って、上述した構成の変調回路によれば、その基本的
な構成、動作特性を何ら変更することなしに、入力速度
の異なるディジタル送信データに対処することができる
。故に、これ全集積回路化することも容易であり、実用
上多大なる効果が奏せられる。Also, what should be noted here is the sine/cosine conversion circuit 3.
The point is that the operating speed is constant regardless of the input speed of digital transmission data. This means that the D/A converter 3b operates while keeping its sampling rate constant, and there is no need to change the custom cutoff frequency of the LPF 3c. Therefore, the above configuration According to the modulation circuit, it is possible to cope with digital transmission data having different input speeds without changing its basic configuration or operating characteristics. Therefore, it is easy to make this into a fully integrated circuit, and a great practical effect can be achieved.
尚、本発明は上記実施例に限定されるものではない。例
えば周波数波形の生成方式、位相波形の生成方式および
正弦・余弦変換方式は、いずれも他の周知の方式全採用
できる。またこれらのサンプリング周波数や、送信デー
タの基本ビットレートは仕様に応じて定めれはよいもの
である。またレベル設定回路自体も、ビットシフト回路
のみならず、一般的にはディジタルマルチプライヤを用
いて構成することができ、その乗算値は、入力される送
信データのビットレートの変化に応じて与えるようにす
れはよい。Note that the present invention is not limited to the above embodiments. For example, any of the frequency waveform generation method, phase waveform generation method, and sine/cosine conversion method can be used in addition to other well-known methods. Further, these sampling frequencies and the basic bit rate of transmission data can be determined according to specifications. In addition, the level setting circuit itself can generally be configured using not only a bit shift circuit but also a digital multiplier, and the multiplier value is given according to changes in the bit rate of input transmission data. It's good to pass.
要するに本発明はその要旨を逸脱しない柁囲で種々変形
して実施することができる。In short, the present invention can be implemented with various modifications without departing from the gist thereof.
第1図はディジタル変調回路の基本構成図、第2図は本
発明の一実施例に係るディソタル変副回路の概略構成図
、第3図(a)〜(f)は実施例回路の動作どその作用
を説明する為の信号波形図である。
l・・・ディソクル周波数波形変換回路、2・・・累積
加算回路、3・・・正弦・余弦変換回路、4・・・レベ
ル設定回路。
出+hici人代理人 弁理士 釣 江 武 彦第1図
第2N
第3図FIG. 1 is a basic configuration diagram of a digital modulation circuit, FIG. 2 is a schematic configuration diagram of a digital modulation subcircuit according to an embodiment of the present invention, and FIGS. 3(a) to (f) show how the embodiment circuit operates. It is a signal waveform diagram for explaining the effect. l...Disoccul frequency waveform conversion circuit, 2...cumulative addition circuit, 3...sine/cosine conversion circuit, 4...level setting circuit. Out + Hici agent Patent attorney Takehiko Tsurie Figure 1 Figure 2N Figure 3
Claims (1)
を生成する手段と、前記ディジタル送信データの入力速
度が1/N (N 二整数)に変化したとき前記ディジ
タル周波数波形の大きさを17Hに可変設定する手段と
、この大きさが調整されたディジタル周波数波形を積分
してディジタル位相波形を生成する手段と、このディジ
タル位相波形の位相を正弦・余弦変換して変調信号を生
成する手段とを具備したことを特徴とするディジタル変
調回路。means for generating a digital frequency waveform corresponding to digital transmission data; and means for variably setting the magnitude of the digital frequency waveform to 17H when the input speed of the digital transmission data changes to 1/N (N two integers). , comprising means for integrating the digital frequency waveform whose magnitude has been adjusted to generate a digital phase waveform, and means for generating a modulation signal by performing sine/cosine conversion on the phase of the digital phase waveform. Digital modulation circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14905683A JPS6039960A (en) | 1983-08-15 | 1983-08-15 | Digital modulating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14905683A JPS6039960A (en) | 1983-08-15 | 1983-08-15 | Digital modulating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6039960A true JPS6039960A (en) | 1985-03-02 |
Family
ID=15466697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14905683A Pending JPS6039960A (en) | 1983-08-15 | 1983-08-15 | Digital modulating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6039960A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6270271U (en) * | 1985-10-18 | 1987-05-02 | ||
JPH0514425A (en) * | 1991-06-28 | 1993-01-22 | Kenwood Corp | Msk modulator |
-
1983
- 1983-08-15 JP JP14905683A patent/JPS6039960A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6270271U (en) * | 1985-10-18 | 1987-05-02 | ||
JPH0514425A (en) * | 1991-06-28 | 1993-01-22 | Kenwood Corp | Msk modulator |
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