JPS6037914B2 - 電子時計の周波数調整装置 - Google Patents
電子時計の周波数調整装置Info
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- JPS6037914B2 JPS6037914B2 JP9546977A JP9546977A JPS6037914B2 JP S6037914 B2 JPS6037914 B2 JP S6037914B2 JP 9546977 A JP9546977 A JP 9546977A JP 9546977 A JP9546977 A JP 9546977A JP S6037914 B2 JPS6037914 B2 JP S6037914B2
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- time
- terminals
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
- G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は基準発振回路の発振周波数を、分周回略により
分周し、前記分周回路からの出力を利用して表示装置を
駆動し、時刻表示を行う電子時計に於る前記分周回路の
出力周波数を、希望の周波数に調整するための、電子時
計、特にデジタル軍子時計に好適なデジタル周波数調整
装置に関する。
分周し、前記分周回路からの出力を利用して表示装置を
駆動し、時刻表示を行う電子時計に於る前記分周回路の
出力周波数を、希望の周波数に調整するための、電子時
計、特にデジタル軍子時計に好適なデジタル周波数調整
装置に関する。
最近、デジタル電子時計において、電子回路の半導体集
積化(IC化)が活発であって、特に単一機能のIC群
を一つの半導体基板上において相互配線して高度の集積
化を行うという、いわゆる大規模集積化(BI化)への
方向に急速に発展している。
積化(IC化)が活発であって、特に単一機能のIC群
を一つの半導体基板上において相互配線して高度の集積
化を行うという、いわゆる大規模集積化(BI化)への
方向に急速に発展している。
しかしながら電子回路をIC及びは1で構成する場合、
電子回路を構成する半導体装置の端子数を少なくするこ
とは半導体装贋の製造及び動作を正確にする等の点で非
常に重要な問題点となっており、しかもこの電子回路で
液晶セル或いは発光ダイオード等で構成される比較的端
子数の多い電子光学的表示装置を駆動するため、電子回
路の短子数の大多数が電子光学的表示装置の接続用に費
やされてしまっているのが現状である。又、デジタル電
子時計、特にデジタル電子腕時計にあっては、時計ケー
ス内部の限られたスペースに電子光学的表示装置、電子
回路、水晶振動子、電池等のほとんどの時計部品を収納
し実装しなければならないことから、サイズ的に電子回
路の端子数をより少なくすることが望まれていたが、現
状のデジタル電子腕時計では、電子回路の端子数を減ら
すため、単に電子光学的表示袋贋或いは操作スイッチへ
の端子数を減らすことは操作性及び機能的にも限度があ
り、その達成を困難なものとしていた。更に、デジタル
電子時計自体がクロノグラフ、世界時計、計算機付電子
時計等の多機能化の方向をとる現在、増々その操作スィ
ッチの端子数はより多く必要とし、賄子回路の端子数は
もはや増加の一途をたどり、電子回路コストダウン、小
型化及び接続個所の信頼性をはかることを一層困難とし
ていた。このような現状のもとで、従来水晶振動子等を
原振とする電子時計に於る周波数の調整は、発振回路に
接続された可変コンデンサの容量を変化させて、前記発
振回路の発振周波数を調整することにより行っていた、
しかし電子腕時計のごとく限られたスペースに於いては
、前記可変コンデンサの形状を小型化する必要が有るた
め、十分な可変範囲を得ることが出来ず、さらに、可変
素子特有の不安定性により、発振回路の温湿度特性や経
時変化が増大するという欠点が有る。
電子回路を構成する半導体装置の端子数を少なくするこ
とは半導体装贋の製造及び動作を正確にする等の点で非
常に重要な問題点となっており、しかもこの電子回路で
液晶セル或いは発光ダイオード等で構成される比較的端
子数の多い電子光学的表示装置を駆動するため、電子回
路の短子数の大多数が電子光学的表示装置の接続用に費
やされてしまっているのが現状である。又、デジタル電
子時計、特にデジタル電子腕時計にあっては、時計ケー
ス内部の限られたスペースに電子光学的表示装置、電子
回路、水晶振動子、電池等のほとんどの時計部品を収納
し実装しなければならないことから、サイズ的に電子回
路の端子数をより少なくすることが望まれていたが、現
状のデジタル電子腕時計では、電子回路の端子数を減ら
すため、単に電子光学的表示袋贋或いは操作スイッチへ
の端子数を減らすことは操作性及び機能的にも限度があ
り、その達成を困難なものとしていた。更に、デジタル
電子時計自体がクロノグラフ、世界時計、計算機付電子
時計等の多機能化の方向をとる現在、増々その操作スィ
ッチの端子数はより多く必要とし、賄子回路の端子数は
もはや増加の一途をたどり、電子回路コストダウン、小
型化及び接続個所の信頼性をはかることを一層困難とし
ていた。このような現状のもとで、従来水晶振動子等を
原振とする電子時計に於る周波数の調整は、発振回路に
接続された可変コンデンサの容量を変化させて、前記発
振回路の発振周波数を調整することにより行っていた、
しかし電子腕時計のごとく限られたスペースに於いては
、前記可変コンデンサの形状を小型化する必要が有るた
め、十分な可変範囲を得ることが出来ず、さらに、可変
素子特有の不安定性により、発振回路の温湿度特性や経
時変化が増大するという欠点が有る。
しかるに上記欠点を解決する方法として、前記発振回路
の発振周波数には手をつけずに前記分周回路の分周比を
可変にして、分周回路出力の周波数を調整する所謂デジ
タル周波数調整方式が、いくつか提案されているがいず
れも、分周回路出力の周波数を広範囲に調整するために
多数の分周比設定端子を設けねばならないという欠点を
有していた。
の発振周波数には手をつけずに前記分周回路の分周比を
可変にして、分周回路出力の周波数を調整する所謂デジ
タル周波数調整方式が、いくつか提案されているがいず
れも、分周回路出力の周波数を広範囲に調整するために
多数の分周比設定端子を設けねばならないという欠点を
有していた。
本発明の目的は、電子回路の分周比設定端子の端子数を
実質上減少させ、しかも広範囲に調整可能な周波数調整
装置を有する電子時計を提供することである。上記目的
を達成する本発明の要旨は、可変分周装置を有する時計
用ICと、該時計用ににより時分割駆動される時刻表示
装置を備えた電子時計に於いて、前記時計用ICに周波
数設定端子を設け該周波数設定端子を時刻表示装置を駆
動する時分割端子に対して選択的に接続することにより
前記可変分周装置の分周比を設定することを特徴として
いる。
実質上減少させ、しかも広範囲に調整可能な周波数調整
装置を有する電子時計を提供することである。上記目的
を達成する本発明の要旨は、可変分周装置を有する時計
用ICと、該時計用ににより時分割駆動される時刻表示
装置を備えた電子時計に於いて、前記時計用ICに周波
数設定端子を設け該周波数設定端子を時刻表示装置を駆
動する時分割端子に対して選択的に接続することにより
前記可変分周装置の分周比を設定することを特徴として
いる。
以下図面により本発明の具体例を詳記する。
第1図は本発明に於ける電子時計のブロック線図、第2
図は、第1図に於ける可変分周器の構成図、第3図は、
第1図に於ける条件合成回路の構成図、第4図は、第1
図に於ける時刻表示装置の電極接続図、第5図、第6図
は、第2図に於ける各部の波形図、第7図、第1図に於
ける各部の波形図を示すものである。図に於いて1は時
計用ICであり該時計用ICIは水晶振動子接続端子X
,,X2、電池接続端子Voo,VssL、時刻表示装
置を接続するための時分割端子X,Y,Z,及びセグメ
ント端子a〜iや造常の修正用端子(図示せず)の外に
周波数設定端子F,,F2が設けられている。
図は、第1図に於ける可変分周器の構成図、第3図は、
第1図に於ける条件合成回路の構成図、第4図は、第1
図に於ける時刻表示装置の電極接続図、第5図、第6図
は、第2図に於ける各部の波形図、第7図、第1図に於
ける各部の波形図を示すものである。図に於いて1は時
計用ICであり該時計用ICIは水晶振動子接続端子X
,,X2、電池接続端子Voo,VssL、時刻表示装
置を接続するための時分割端子X,Y,Z,及びセグメ
ント端子a〜iや造常の修正用端子(図示せず)の外に
周波数設定端子F,,F2が設けられている。
そして水晶振動子接続端子X,,X2には水晶振動子2
が、又鰭池接続端子Voo,VssLには電池3が、さ
らに前記時分割端子X,Y,Z,及びセグメント端子a
〜・には後述する液晶表示素子よりなる時刻表示装置4
が接続されている。5及び6は選択接続器であり、回路
基板上に1個の共通端子5dと、この共通端子5dに対
して半田ブリッジ等の方法により選択的に接続可能な3
個の選択端子5a,5b,5cがパターン形成されてい
る。
が、又鰭池接続端子Voo,VssLには電池3が、さ
らに前記時分割端子X,Y,Z,及びセグメント端子a
〜・には後述する液晶表示素子よりなる時刻表示装置4
が接続されている。5及び6は選択接続器であり、回路
基板上に1個の共通端子5dと、この共通端子5dに対
して半田ブリッジ等の方法により選択的に接続可能な3
個の選択端子5a,5b,5cがパターン形成されてい
る。
そして選択接続器5及び6の共通端子5d及び6dは、
それぞれ時計用ICIの周波数設定端子F,及びF2に
接続され、又選択端子は、5a,6aが時分割端子Xに
、5d,6bが時分割端子Yに、5c,6cが時分割端
子Zにそれぞれ接続されている。次に時計用ICIの内
部構成を説明する。
それぞれ時計用ICIの周波数設定端子F,及びF2に
接続され、又選択端子は、5a,6aが時分割端子Xに
、5d,6bが時分割端子Yに、5c,6cが時分割端
子Zにそれぞれ接続されている。次に時計用ICIの内
部構成を説明する。
7は、発振回路であり、前記水晶振動子2により基準値
327斑HZの基準信号◇o を発生する。
327斑HZの基準信号◇o を発生する。
8は、後述する可変分周器であり、主分周器9、補助分
周器10、分周比設定回路1 1、ェクスクルーシブO
Rゲート(以後EX−ORゲートと略記する)12とに
より構成され前記基準信号◇oの誤差値を可変分周動作
により補正し、1秒周期の計時信号で2を発生する。
周器10、分周比設定回路1 1、ェクスクルーシブO
Rゲート(以後EX−ORゲートと略記する)12とに
より構成され前記基準信号◇oの誤差値を可変分周動作
により補正し、1秒周期の計時信号で2を発生する。
13は前記計時信号で2を計数して一連の時刻情報を作
り出す計時回路、14は計時回路13の時刻情報を表示
信号に変換するデコーダ、15はデコーダ14の表示信
号により、前記時刻表示装置4を時分割駆動するセグメ
ント駆動信号を発生するセグメント駆動回路、16は時
刻表示装置4の時分割電極を駆動する時分割駆動回路で
ある。
り出す計時回路、14は計時回路13の時刻情報を表示
信号に変換するデコーダ、15はデコーダ14の表示信
号により、前記時刻表示装置4を時分割駆動するセグメ
ント駆動信号を発生するセグメント駆動回路、16は時
刻表示装置4の時分割電極を駆動する時分割駆動回路で
ある。
1 7は昇圧回路であり、電池3の電圧Voを主分周器
9よりのクロック信号◇cにより昇圧しV,〜V5迄の
5レベルの電圧を発生する。
9よりのクロック信号◇cにより昇圧しV,〜V5迄の
5レベルの電圧を発生する。
尚本実施例では、V,=VD。
,V2=VssL,V3=2V。,V4=3Vo,V5
=4V。=VssHとなっている。18は駆動波形成形
回路であり、前記昇圧回路17の5レベルの電圧より時
刻表示装置4を時分割駆動するために必要な各種の波形
を成形し、Vs端子よりセグメント駆動回路15に、又
VcoM端子より時分割駆動回路16にそれぞれ供給す
る。
=4V。=VssHとなっている。18は駆動波形成形
回路であり、前記昇圧回路17の5レベルの電圧より時
刻表示装置4を時分割駆動するために必要な各種の波形
を成形し、Vs端子よりセグメント駆動回路15に、又
VcoM端子より時分割駆動回路16にそれぞれ供給す
る。
19はタイミング信号発生回路であり主分周器9からの
各信号を入力しPcow,及びPs端子に表示駆動タイ
ミング信号を発生するとともに、P,〜P3端子にサン
プリング信号を発生する。
各信号を入力しPcow,及びPs端子に表示駆動タイ
ミング信号を発生するとともに、P,〜P3端子にサン
プリング信号を発生する。
そしてPcoM端子からは時分割タイミング信号を時分
割騒動回路16に供給し、これにより時分割駆動回路1
6は、VcoM端子に供給される電圧信号とPcoN端
子に供給される時分割タイミング信号とにより、第7図
、イ〜ハに示す周知の各々120oずつ位相のずれた時
分割駆動信号Vx,VY,V2を時分割駆動端子X,Y
,Zに出力する。又セグメント駆動回路15はVs端子
に供給される電圧信号とPs端子に供v給されるタイミ
ング信号とによりセグメント駆動信号をセグメント駆動
端子a〜iに出力しているが、本発明の要旨と直接関係
しないので説明を省略する。
割騒動回路16に供給し、これにより時分割駆動回路1
6は、VcoM端子に供給される電圧信号とPcoN端
子に供給される時分割タイミング信号とにより、第7図
、イ〜ハに示す周知の各々120oずつ位相のずれた時
分割駆動信号Vx,VY,V2を時分割駆動端子X,Y
,Zに出力する。又セグメント駆動回路15はVs端子
に供給される電圧信号とPs端子に供v給されるタイミ
ング信号とによりセグメント駆動信号をセグメント駆動
端子a〜iに出力しているが、本発明の要旨と直接関係
しないので説明を省略する。
20はバッファー回路であり、VssLの電圧レベルで
動作するィンバータ21と、このィンバータ21のゲー
ト端子をVssHレベルにバイアスするFET22とに
より構成され、周波数設定端子F,に入力されるVss
Lレベルの信号をVssLに変換するレベルシフターの
機能を有する。
動作するィンバータ21と、このィンバータ21のゲー
ト端子をVssHレベルにバイアスするFET22とに
より構成され、周波数設定端子F,に入力されるVss
Lレベルの信号をVssLに変換するレベルシフターの
機能を有する。
そして選択接続器5によって選択的に入力される時分割
信号Vx,VY,Vzの電圧レベルがV,(VDo)に
あるときだけィンバータ21の出力が論理“0”レベル
に反転し他の期間は論理“1”レベルに保持されている
。すなわち選択接続器5の各端子が共通端子5dに接続
されていない場合はィンバー夕21の出力は常に論理“
1”に保持され、端子5dと5aが接続されている場合
は、第7図に示す時分割信号Vxに於けるtx期間だけ
ィンバータ21の出力が論理“0”に反転し、同様に端
子5d,5bが接続されている場合はVYのtY期間、
端子5d,5cが接続されている場合はVzのtz期間
だけィンバータ21の出力が論理“0”レベルに反転す
る。
信号Vx,VY,Vzの電圧レベルがV,(VDo)に
あるときだけィンバータ21の出力が論理“0”レベル
に反転し他の期間は論理“1”レベルに保持されている
。すなわち選択接続器5の各端子が共通端子5dに接続
されていない場合はィンバー夕21の出力は常に論理“
1”に保持され、端子5dと5aが接続されている場合
は、第7図に示す時分割信号Vxに於けるtx期間だけ
ィンバータ21の出力が論理“0”に反転し、同様に端
子5d,5bが接続されている場合はVYのtY期間、
端子5d,5cが接続されている場合はVzのtz期間
だけィンバータ21の出力が論理“0”レベルに反転す
る。
23は条件判別回路であり3個のデータタイプのフリッ
プフロップ(以後DFFと略記する。
プフロップ(以後DFFと略記する。
)24,25,26と各DFFのデータ端子Dに接続さ
れた3個の2入力NORゲート27,28,29及び前
記各DFFの出力端子Qに接続された3入力NORゲー
ト30とにより構成され、前記選択接続器5の接続状態
を判別する機能を有する。すなわち条件判別回路23の
サンプリング端子P,,P2,P3には第7図二,木,
へに示すごとく、それぞれ時分割信号Vxのtx,VY
のtY,V2のtzに対応する負極性のサンプリング信
号が、又書込みクロック端子Pには、第7図卜に示すき
込みクロック信号(P,十P2十P3)がそれぞれタイ
ミング信号発生回路19より供給されており、NORゲ
ート30の出力及びDFF24,25,26の各出力が
判別出力端子A,〜A4に接続されている。上記構成に
於ける条件判別回路23の動作を説明すると、第7図に
示すT,期間にバッファー回路20の出力レベルをサン
プリング信号でサンプリングし、これを書込みクロック
信号でDFFに記憶させるとともに判別出力端子をセッ
トする方式であり、選択接続器5の端子5d,5aが接
続されている場合は、時分割信号Vxのtx期間だけイ
ンバータ21の出力が論理“0”レベルに反転するため
、このtx期間に同期した端子P.よりのサンプリング
信号によって、NORゲート27の出力のみが論理“1
”となり、OFF24の出力端子Qに論理“1”が書込
まれ、この結果判別出力機子んがセットされる。
れた3個の2入力NORゲート27,28,29及び前
記各DFFの出力端子Qに接続された3入力NORゲー
ト30とにより構成され、前記選択接続器5の接続状態
を判別する機能を有する。すなわち条件判別回路23の
サンプリング端子P,,P2,P3には第7図二,木,
へに示すごとく、それぞれ時分割信号Vxのtx,VY
のtY,V2のtzに対応する負極性のサンプリング信
号が、又書込みクロック端子Pには、第7図卜に示すき
込みクロック信号(P,十P2十P3)がそれぞれタイ
ミング信号発生回路19より供給されており、NORゲ
ート30の出力及びDFF24,25,26の各出力が
判別出力端子A,〜A4に接続されている。上記構成に
於ける条件判別回路23の動作を説明すると、第7図に
示すT,期間にバッファー回路20の出力レベルをサン
プリング信号でサンプリングし、これを書込みクロック
信号でDFFに記憶させるとともに判別出力端子をセッ
トする方式であり、選択接続器5の端子5d,5aが接
続されている場合は、時分割信号Vxのtx期間だけイ
ンバータ21の出力が論理“0”レベルに反転するため
、このtx期間に同期した端子P.よりのサンプリング
信号によって、NORゲート27の出力のみが論理“1
”となり、OFF24の出力端子Qに論理“1”が書込
まれ、この結果判別出力機子んがセットされる。
同様にして選択接続器5の端子5d,5bが接続されて
いる場合は判別出力端子んが、又端子5d,5cが接続
されている場合は判別出力端子んがそれぞれセットされ
、さらに端子5dがいずれにも接続されてい・ない場合
には各OFFにデータの書込みが行われないため、NO
Rゲート30の出力が論理“1”となり、判別出力端子
A,がセットされる。
いる場合は判別出力端子んが、又端子5d,5cが接続
されている場合は判別出力端子んがそれぞれセットされ
、さらに端子5dがいずれにも接続されてい・ない場合
には各OFFにデータの書込みが行われないため、NO
Rゲート30の出力が論理“1”となり、判別出力端子
A,がセットされる。
上記のごとく条件判別回路23は選択接続器5の共通様
子5dがいずれも接続されていない状態、及び、それぞ
れ5a,5b,5cと接続されている4つの状態を判別
し判別出力端子A,〜A4のうち前記状態に対応する1
個の出力端子のみをセットするものである。
子5dがいずれも接続されていない状態、及び、それぞ
れ5a,5b,5cと接続されている4つの状態を判別
し判別出力端子A,〜A4のうち前記状態に対応する1
個の出力端子のみをセットするものである。
又31及び32は、もう1つの選択接続器6に対応して
設けられたバッファー回路及び条件判別回路であり、条
件判別回路32は前記条件判別回路23と、同様の構成
及び動作により判別出力端子B〜B4に選択穣続器6の
状態をセットする。
設けられたバッファー回路及び条件判別回路であり、条
件判別回路32は前記条件判別回路23と、同様の構成
及び動作により判別出力端子B〜B4に選択穣続器6の
状態をセットする。
33は条件合成回路であり、前記条件判別回路23及び
32の判別出力端子A,〜へ及びB,〜B4よりの入力
信号の組合わせによりその出力端子J,〜J4に1母蚤
類の分周比設定信号を発生する。
32の判別出力端子A,〜へ及びB,〜B4よりの入力
信号の組合わせによりその出力端子J,〜J4に1母蚤
類の分周比設定信号を発生する。
第2図は第1図に於ける可変分周器8の具体的構成図で
あり、第5図及び第6図は第2図に於ける各部の波形図
である。図に於いて分周比設定回略11は4個の4入力
ANDゲート40,41,42,43と4入力NORゲ
ート44、2入力ANDゲート45により構成され、補
助分周回路10は、FF16,FF17の2個のフリツ
プフロップ回路により構成されており、この可変分周器
8は最小7.蛇PMステップで、1錠安階の正の歩度調
整を行うものである。第2図に於けるQ,2〜Q,7迄
の分周波形はFF12〜FF17迄の各FFに於ける出
力端子の波形を示すものであり通常の分周動作に於いて
FFI〜FF17迄の分周比は、131072でありF
F17の出力Q,7は4秒周期である。これらの各FF
の出力をANDゲートで絹合せることにより各ANDゲ
ートの出力には第5図に示す割込みパルスを作り出すこ
とが出来る。すなわちANDゲート43は Q,2,Q
,5,Q,6=4秒に8/fノレニZANDゲート42
は Q,3, Q,5,Q,6=4秒に4パルスAND
ゲート41は Q,4,Q,5,Q,6=4秒に2パル
スANDゲート40は Q,4,Q,5,Q,6,Q,
7=4秒に1パルスとなりしかもこれらのパルスは全て
重ならない配列となっているため前記条件合成回路33
の出力端子J,〜J4をそれぞれ論理“1”又は論理“
0”に設定することにより分周比設定回路1 1の出力
端子JMの出力パルスを4秒間に0〜15パルスの1母
氏態に選ぶことが出釆る。
あり、第5図及び第6図は第2図に於ける各部の波形図
である。図に於いて分周比設定回略11は4個の4入力
ANDゲート40,41,42,43と4入力NORゲ
ート44、2入力ANDゲート45により構成され、補
助分周回路10は、FF16,FF17の2個のフリツ
プフロップ回路により構成されており、この可変分周器
8は最小7.蛇PMステップで、1錠安階の正の歩度調
整を行うものである。第2図に於けるQ,2〜Q,7迄
の分周波形はFF12〜FF17迄の各FFに於ける出
力端子の波形を示すものであり通常の分周動作に於いて
FFI〜FF17迄の分周比は、131072でありF
F17の出力Q,7は4秒周期である。これらの各FF
の出力をANDゲートで絹合せることにより各ANDゲ
ートの出力には第5図に示す割込みパルスを作り出すこ
とが出来る。すなわちANDゲート43は Q,2,Q
,5,Q,6=4秒に8/fノレニZANDゲート42
は Q,3, Q,5,Q,6=4秒に4パルスAND
ゲート41は Q,4,Q,5,Q,6=4秒に2パル
スANDゲート40は Q,4,Q,5,Q,6,Q,
7=4秒に1パルスとなりしかもこれらのパルスは全て
重ならない配列となっているため前記条件合成回路33
の出力端子J,〜J4をそれぞれ論理“1”又は論理“
0”に設定することにより分周比設定回路1 1の出力
端子JMの出力パルスを4秒間に0〜15パルスの1母
氏態に選ぶことが出釆る。
尚第5図のJwはJ,〜J4を全て論理“1”に設定し
た場合のパルス列を示すものである。第6図はXEX−
ORゲート12によるパルス加算動作を示すものであり
◇oは発振回路7からの327離日2の基準信号、JM
は分周比設定回路11の出力パルスの一部でありその立
上り又は立下りのタイミングは分周器やゲート回路を通
過して釆るため若干の遅れ時間7を生じる。従って前記
端子J.〜J4が全て論理“0”の場合は端子JMが論
理“1”となりXEX−ORゲート12は単なるィンバ
−夕であるがJNが変化するとその都度で。のパルス列
にパルス中7のパルスが挿入されたものがEX−ORゲ
ート12の出力信号0,として得られる。即ち可変分周
器8は基準信号◇。以外にFF17の出力周期でJMの
余分のパルスを計数するためその分だけ計時信号J2の
周期が短くなる。尚本実施例に於ける可変分周器8の周
波数可変範囲は端子J,のみを論理“1”に設定した場
合の7.坪PMから端子J,〜J4を全て論理“1”に
設定した場合の60十30十15十7.5!112.坪
PMであり、これを日差に換算すると最大9.万妙/日
となる。第3図は条件合成回路33の具体的構成図であ
り、前記条件判別回路23及び32の各々の判別出力の
1個ずつを入力とする15個の2入力ANDゲート50
,51,52,53,54,55,56,57,58,
59,60,61,62,63,64とその出力を合成
する4個のORゲート65,66,67,68により構
成され、2組の判別出力端子A,〜A4の条件を合成し
出力端子J,〜J4に1成安階の条件をセットするもの
である。
た場合のパルス列を示すものである。第6図はXEX−
ORゲート12によるパルス加算動作を示すものであり
◇oは発振回路7からの327離日2の基準信号、JM
は分周比設定回路11の出力パルスの一部でありその立
上り又は立下りのタイミングは分周器やゲート回路を通
過して釆るため若干の遅れ時間7を生じる。従って前記
端子J.〜J4が全て論理“0”の場合は端子JMが論
理“1”となりXEX−ORゲート12は単なるィンバ
−夕であるがJNが変化するとその都度で。のパルス列
にパルス中7のパルスが挿入されたものがEX−ORゲ
ート12の出力信号0,として得られる。即ち可変分周
器8は基準信号◇。以外にFF17の出力周期でJMの
余分のパルスを計数するためその分だけ計時信号J2の
周期が短くなる。尚本実施例に於ける可変分周器8の周
波数可変範囲は端子J,のみを論理“1”に設定した場
合の7.坪PMから端子J,〜J4を全て論理“1”に
設定した場合の60十30十15十7.5!112.坪
PMであり、これを日差に換算すると最大9.万妙/日
となる。第3図は条件合成回路33の具体的構成図であ
り、前記条件判別回路23及び32の各々の判別出力の
1個ずつを入力とする15個の2入力ANDゲート50
,51,52,53,54,55,56,57,58,
59,60,61,62,63,64とその出力を合成
する4個のORゲート65,66,67,68により構
成され、2組の判別出力端子A,〜A4の条件を合成し
出力端子J,〜J4に1成安階の条件をセットするもの
である。
さらに第4図は液晶表示素子よりなる時刻表示装置4の
時分割駆動に於いてもっとも一般的に使用される3分割
方式の電極接続図でありイ図は時分割電極の接続を示し
口図はセグメント電極の接続を示すものである。上記構
成を有する電子時計の動作及び歩度調整方式を説明する
と、初期条件として選択接続器5及び6が接続されてい
ないため条件判別回路23及び32は、条件合成回路3
3の出力端子J,〜J4を全て論理“0”にセットし、
可変分周器8の分周比は、主分周器9を構成するFFの
段数によって決定されている。
時分割駆動に於いてもっとも一般的に使用される3分割
方式の電極接続図でありイ図は時分割電極の接続を示し
口図はセグメント電極の接続を示すものである。上記構
成を有する電子時計の動作及び歩度調整方式を説明する
と、初期条件として選択接続器5及び6が接続されてい
ないため条件判別回路23及び32は、条件合成回路3
3の出力端子J,〜J4を全て論理“0”にセットし、
可変分周器8の分周比は、主分周器9を構成するFFの
段数によって決定されている。
したがって発振回路7及び主分周器9によって発生され
る計時信号?2 は誤差値を含んでおり、この計時信号
?2によって駆動される計時回路13の時刻情報はデコ
ーダ14で表示信号に変換されてのち前記駆動波形成形
回路18及びタイミング信号発生回路19によって制御
されるセグメント駆動回路15及び時分割駆動回路16
により時刻表示装置4に表示されている。この状態で基
準信号でoの周波数を測定し、その誤差分を補正するご
とく、選択接続器5及び6を選択接続することにより可
変分周器8に加算動作を行わせ、補正された計時信号?
2により正確な時刻情報を作り出すものである。上言己
のごとく本発明はそれぞれ位相の異つた時分割駆動信号
を発生する時分割駆動端子と周波数設定端子とを選択的
に接続し、この信号を条件判別回路と条件合成回路とに
より分周比設定信号に変換する方式であるため少数の周
波数設定端子で多数のレベル設定を行うことが出来るも
のであり従来の方式と比較すると、従釆の方式が設定端
子数の2奏であったのに対して本方式は、1つの選択接
続器に於ける選択レベルをM、周波数設定端子の数をN
とすると、設定レベル数Kか、K=(M+1)N となり、本実施例のごとく周波数設定端子をF,,F2
の2端子とすると、従来方式では4レベルであるのに対
して本実施例では16レベルの設定が可能となり、さら
に時刻表示装置4を4分割駆動とした場合は25レベル
の設定が可能となる。
る計時信号?2 は誤差値を含んでおり、この計時信号
?2によって駆動される計時回路13の時刻情報はデコ
ーダ14で表示信号に変換されてのち前記駆動波形成形
回路18及びタイミング信号発生回路19によって制御
されるセグメント駆動回路15及び時分割駆動回路16
により時刻表示装置4に表示されている。この状態で基
準信号でoの周波数を測定し、その誤差分を補正するご
とく、選択接続器5及び6を選択接続することにより可
変分周器8に加算動作を行わせ、補正された計時信号?
2により正確な時刻情報を作り出すものである。上言己
のごとく本発明はそれぞれ位相の異つた時分割駆動信号
を発生する時分割駆動端子と周波数設定端子とを選択的
に接続し、この信号を条件判別回路と条件合成回路とに
より分周比設定信号に変換する方式であるため少数の周
波数設定端子で多数のレベル設定を行うことが出来るも
のであり従来の方式と比較すると、従釆の方式が設定端
子数の2奏であったのに対して本方式は、1つの選択接
続器に於ける選択レベルをM、周波数設定端子の数をN
とすると、設定レベル数Kか、K=(M+1)N となり、本実施例のごとく周波数設定端子をF,,F2
の2端子とすると、従来方式では4レベルであるのに対
して本実施例では16レベルの設定が可能となり、さら
に時刻表示装置4を4分割駆動とした場合は25レベル
の設定が可能となる。
又本実施例に於いて周波数設定端子を3個にすると64
レベルの設定が可能となる。したがって本方式は、発光
ダイオード表示装置のごとく時分割レベルの大なる時刻
表示装置を有する電子時計に応用することによりさらに
効果を増すものである。
レベルの設定が可能となる。したがって本方式は、発光
ダイオード表示装置のごとく時分割レベルの大なる時刻
表示装置を有する電子時計に応用することによりさらに
効果を増すものである。
さらに発光ダイオード表示装置の場合は時分割端子に発
生する時分割信号が2レベルの電圧値しか有しないため
バッファー回路は、レベルシフターとしての機能を必要
としない。又本実施例では可変分周器8の構成に補助分
周器10を設けたが、計時回路13を構成する秒力ゥン
タを4進と6進の2段構成とし、前段の4進部分の2個
のFFをFF16,FF17とすることにより、補助分
周器10を省略することが出来る。
生する時分割信号が2レベルの電圧値しか有しないため
バッファー回路は、レベルシフターとしての機能を必要
としない。又本実施例では可変分周器8の構成に補助分
周器10を設けたが、計時回路13を構成する秒力ゥン
タを4進と6進の2段構成とし、前段の4進部分の2個
のFFをFF16,FF17とすることにより、補助分
周器10を省略することが出来る。
上記のごとく本発明は時刻表示装置への出力端子を周波
数設定端子に兼用する方式であるため実質的に少し、端
子数で広範囲な周波数調整が可能となる。
数設定端子に兼用する方式であるため実質的に少し、端
子数で広範囲な周波数調整が可能となる。
したがって電子回路の実装段階に於ける工数、コスト、
及びサイズ等の負荷を増加することなく、しかも可変素
子であるトリマーコンデンサを省略することが出釆るた
めデジタル電子時計の小型化コストダウン及び信頼性向
上等に大なる効果を有する。
及びサイズ等の負荷を増加することなく、しかも可変素
子であるトリマーコンデンサを省略することが出釆るた
めデジタル電子時計の小型化コストダウン及び信頼性向
上等に大なる効果を有する。
第1図は本発明に於ける電子時計のブロック線図、第2
図は、第1図に於ける可変分周器の構成図、第3図は、
第1図に於ける条件合成回路の礎成図、第4図イ,口は
第1図に於ける時刻表示装置の電極接続図、第5図第6
図は、第2図に於ける各部の波形図、第7図イ,口,ハ
,二,不,へ,トは第1図に於ける各部の波形図である
。 1・・・・・・時計用IC、2…・・・水晶振動子、3
・・・・・・電池、4・…・・時刻表示装置、5,6・
・・・・・選択接続器、7…・・・発振回路、8・・…
・可変分局器、13・・・・・・計時回路、15・・・
・・・セグメント駆動回路、16・・・・・・時分割駆
動回路、23,32・・・・・・条件判別回路、33・
・…・条件合成回路。 第2図 第1図 第7図 第3図 第4図 第6図 第5図
図は、第1図に於ける可変分周器の構成図、第3図は、
第1図に於ける条件合成回路の礎成図、第4図イ,口は
第1図に於ける時刻表示装置の電極接続図、第5図第6
図は、第2図に於ける各部の波形図、第7図イ,口,ハ
,二,不,へ,トは第1図に於ける各部の波形図である
。 1・・・・・・時計用IC、2…・・・水晶振動子、3
・・・・・・電池、4・…・・時刻表示装置、5,6・
・・・・・選択接続器、7…・・・発振回路、8・・…
・可変分局器、13・・・・・・計時回路、15・・・
・・・セグメント駆動回路、16・・・・・・時分割駆
動回路、23,32・・・・・・条件判別回路、33・
・…・条件合成回路。 第2図 第1図 第7図 第3図 第4図 第6図 第5図
Claims (1)
- 1 基準振動子を有する発振回路、該発振回路の出力信
号を分周するための可変分周器、該可変分周器の分周比
を設定する周波設定端子、該可変分周器の出力信号によ
り駆動される計時回路を有する時計用ICと、該時計用
ICにより時分割駆動される時刻表示装置を備えた電子
時計に於いて、前記時計用ICには、時刻表示装置を時
分割駆動するための時分割駆動信号に同期したサンプリ
ング信号を発生するタイミング信号発生回路と、前記周
波数設定端子よりの入力信号とサンプリング信号を入力
して周波数設定の条件を判別する条件判別回路、該条件
判別回路の出力信号に従つて可変分周器の分周比を設定
する分周比設定回路を設けるとともに、前記時計用IC
を実装した回路基板上には、前記時計用ICに設けられ
た周波数設定端子と時分割駆動端子とを選択的に接続す
るための選択接続器を設けることにより、前記条件判別
回路が周波数設定端子より選択入力される時分割駆動信
号をサンプリング信号によつて同期判別することにより
、分周比設定回路を制御して分周比を可変することを特
徴とする電子時計の周波数調整装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9546977A JPS6037914B2 (ja) | 1977-08-09 | 1977-08-09 | 電子時計の周波数調整装置 |
US05/851,187 US4188775A (en) | 1976-11-16 | 1977-11-14 | Frequency adjustment means for electric timepiece |
GB47529/77A GB1591249A (en) | 1976-11-16 | 1977-11-15 | Electronic timepiece |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9546977A JPS6037914B2 (ja) | 1977-08-09 | 1977-08-09 | 電子時計の周波数調整装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5429680A JPS5429680A (en) | 1979-03-05 |
JPS6037914B2 true JPS6037914B2 (ja) | 1985-08-29 |
Family
ID=14138499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9546977A Expired JPS6037914B2 (ja) | 1976-11-16 | 1977-08-09 | 電子時計の周波数調整装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6037914B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63144717U (ja) * | 1987-03-13 | 1988-09-22 | ||
JPS63144718U (ja) * | 1987-03-13 | 1988-09-22 | ||
JPH0232221U (ja) * | 1988-08-24 | 1990-02-28 |
-
1977
- 1977-08-09 JP JP9546977A patent/JPS6037914B2/ja not_active Expired
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63144717U (ja) * | 1987-03-13 | 1988-09-22 | ||
JPS63144718U (ja) * | 1987-03-13 | 1988-09-22 | ||
JPH0232221U (ja) * | 1988-08-24 | 1990-02-28 |
Also Published As
Publication number | Publication date |
---|---|
JPS5429680A (en) | 1979-03-05 |
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