JPS6037914B2 - 電子時計の周波数調整装置 - Google Patents

Description

【発明の詳細な説明】 本発明は基準発振回路の発振周波数を、分周回略により
分周し、前記分周回路からの出力を利用して表示装置を
駆動し、時刻表示を行う電子時計に於る前記分周回路の
出力周波数を、希望の周波数に調整するための、電子時
計、特にデジタル軍子時計に好適なデジタル周波数調整
装置に関する。

最近、デジタル電子時計において、電子回路の半導体集
積化（ＩＣ化）が活発であって、特に単一機能のＩＣ群
を一つの半導体基板上において相互配線して高度の集積
化を行うという、いわゆる大規模集積化（ＢＩ化）への
方向に急速に発展している。

しかしながら電子回路をＩＣ及びは１で構成する場合、
電子回路を構成する半導体装置の端子数を少なくするこ
とは半導体装贋の製造及び動作を正確にする等の点で非
常に重要な問題点となっており、しかもこの電子回路で
液晶セル或いは発光ダイオード等で構成される比較的端
子数の多い電子光学的表示装置を駆動するため、電子回
路の短子数の大多数が電子光学的表示装置の接続用に費
やされてしまっているのが現状である。又、デジタル電
子時計、特にデジタル電子腕時計にあっては、時計ケー
ス内部の限られたスペースに電子光学的表示装置、電子
回路、水晶振動子、電池等のほとんどの時計部品を収納
し実装しなければならないことから、サイズ的に電子回
路の端子数をより少なくすることが望まれていたが、現
状のデジタル電子腕時計では、電子回路の端子数を減ら
すため、単に電子光学的表示袋贋或いは操作スイッチへ
の端子数を減らすことは操作性及び機能的にも限度があ
り、その達成を困難なものとしていた。更に、デジタル
電子時計自体がクロノグラフ、世界時計、計算機付電子
時計等の多機能化の方向をとる現在、増々その操作スィ
ッチの端子数はより多く必要とし、賄子回路の端子数は
もはや増加の一途をたどり、電子回路コストダウン、小
型化及び接続個所の信頼性をはかることを一層困難とし
ていた。このような現状のもとで、従来水晶振動子等を
原振とする電子時計に於る周波数の調整は、発振回路に
接続された可変コンデンサの容量を変化させて、前記発
振回路の発振周波数を調整することにより行っていた、
しかし電子腕時計のごとく限られたスペースに於いては
、前記可変コンデンサの形状を小型化する必要が有るた
め、十分な可変範囲を得ることが出来ず、さらに、可変
素子特有の不安定性により、発振回路の温湿度特性や経
時変化が増大するという欠点が有る。

しかるに上記欠点を解決する方法として、前記発振回路
の発振周波数には手をつけずに前記分周回路の分周比を
可変にして、分周回路出力の周波数を調整する所謂デジ
タル周波数調整方式が、いくつか提案されているがいず
れも、分周回路出力の周波数を広範囲に調整するために
多数の分周比設定端子を設けねばならないという欠点を
有していた。

本発明の目的は、電子回路の分周比設定端子の端子数を
実質上減少させ、しかも広範囲に調整可能な周波数調整
装置を有する電子時計を提供することである。上記目的
を達成する本発明の要旨は、可変分周装置を有する時計
用ＩＣと、該時計用ににより時分割駆動される時刻表示
装置を備えた電子時計に於いて、前記時計用ＩＣに周波
数設定端子を設け該周波数設定端子を時刻表示装置を駆
動する時分割端子に対して選択的に接続することにより
前記可変分周装置の分周比を設定することを特徴として
いる。

以下図面により本発明の具体例を詳記する。

第１図は本発明に於ける電子時計のブロック線図、第２
図は、第１図に於ける可変分周器の構成図、第３図は、
第１図に於ける条件合成回路の構成図、第４図は、第１
図に於ける時刻表示装置の電極接続図、第５図、第６図
は、第２図に於ける各部の波形図、第７図、第１図に於
ける各部の波形図を示すものである。図に於いて１は時
計用ＩＣであり該時計用ＩＣＩは水晶振動子接続端子Ｘ
，，Ｘ２、電池接続端子Ｖｏｏ，ＶｓｓＬ、時刻表示装
置を接続するための時分割端子Ｘ，Ｙ，Ｚ，及びセグメ
ント端子ａ〜ｉや造常の修正用端子（図示せず）の外に
周波数設定端子Ｆ，，Ｆ２が設けられている。

そして水晶振動子接続端子Ｘ，，Ｘ２には水晶振動子２
が、又鰭池接続端子Ｖｏｏ，ＶｓｓＬには電池３が、さ
らに前記時分割端子Ｘ，Ｙ，Ｚ，及びセグメント端子ａ
〜・には後述する液晶表示素子よりなる時刻表示装置４
が接続されている。５及び６は選択接続器であり、回路
基板上に１個の共通端子５ｄと、この共通端子５ｄに対
して半田ブリッジ等の方法により選択的に接続可能な３
個の選択端子５ａ，５ｂ，５ｃがパターン形成されてい
る。

そして選択接続器５及び６の共通端子５ｄ及び６ｄは、
それぞれ時計用ＩＣＩの周波数設定端子Ｆ，及びＦ２に
接続され、又選択端子は、５ａ，６ａが時分割端子Ｘに
、５ｄ，６ｂが時分割端子Ｙに、５ｃ，６ｃが時分割端
子Ｚにそれぞれ接続されている。次に時計用ＩＣＩの内
部構成を説明する。

７は、発振回路であり、前記水晶振動子２により基準値
３２７斑ＨＺの基準信号◇ｏ を発生する。

８は、後述する可変分周器であり、主分周器９、補助分
周器１０、分周比設定回路１ １、ェクスクルーシブＯ
Ｒゲート（以後ＥＸ−ＯＲゲートと略記する）１２とに
より構成され前記基準信号◇ｏの誤差値を可変分周動作
により補正し、１秒周期の計時信号で２を発生する。

１３は前記計時信号で２を計数して一連の時刻情報を作
り出す計時回路、１４は計時回路１３の時刻情報を表示
信号に変換するデコーダ、１５はデコーダ１４の表示信
号により、前記時刻表示装置４を時分割駆動するセグメ
ント駆動信号を発生するセグメント駆動回路、１６は時
刻表示装置４の時分割電極を駆動する時分割駆動回路で
ある。

１ ７は昇圧回路であり、電池３の電圧Ｖｏを主分周器
９よりのクロック信号◇ｃにより昇圧しＶ，〜Ｖ５迄の
５レベルの電圧を発生する。

尚本実施例では、Ｖ，＝ＶＤ。

，Ｖ２＝ＶｓｓＬ，Ｖ３＝２Ｖ。，Ｖ４＝３Ｖｏ，Ｖ５
＝４Ｖ。＝ＶｓｓＨとなっている。１８は駆動波形成形
回路であり、前記昇圧回路１７の５レベルの電圧より時
刻表示装置４を時分割駆動するために必要な各種の波形
を成形し、Ｖｓ端子よりセグメント駆動回路１５に、又
ＶｃｏＭ端子より時分割駆動回路１６にそれぞれ供給す
る。

１９はタイミング信号発生回路であり主分周器９からの
各信号を入力しＰｃｏｗ，及びＰｓ端子に表示駆動タイ
ミング信号を発生するとともに、Ｐ，〜Ｐ３端子にサン
プリング信号を発生する。

そしてＰｃｏＭ端子からは時分割タイミング信号を時分
割騒動回路１６に供給し、これにより時分割駆動回路１
６は、ＶｃｏＭ端子に供給される電圧信号とＰｃｏＮ端
子に供給される時分割タイミング信号とにより、第７図
、イ〜ハに示す周知の各々１２０ｏずつ位相のずれた時
分割駆動信号Ｖｘ，ＶＹ，Ｖ２を時分割駆動端子Ｘ，Ｙ
，Ｚに出力する。又セグメント駆動回路１５はＶｓ端子
に供給される電圧信号とＰｓ端子に供ｖ給されるタイミ
ング信号とによりセグメント駆動信号をセグメント駆動
端子ａ〜ｉに出力しているが、本発明の要旨と直接関係
しないので説明を省略する。

２０はバッファー回路であり、ＶｓｓＬの電圧レベルで
動作するィンバータ２１と、このィンバータ２１のゲー
ト端子をＶｓｓＨレベルにバイアスするＦＥＴ２２とに
より構成され、周波数設定端子Ｆ，に入力されるＶｓｓ
Ｌレベルの信号をＶｓｓＬに変換するレベルシフターの
機能を有する。

そして選択接続器５によって選択的に入力される時分割
信号Ｖｘ，ＶＹ，Ｖｚの電圧レベルがＶ，（ＶＤｏ）に
あるときだけィンバータ２１の出力が論理“０”レベル
に反転し他の期間は論理“１”レベルに保持されている
。すなわち選択接続器５の各端子が共通端子５ｄに接続
されていない場合はィンバー夕２１の出力は常に論理“
１”に保持され、端子５ｄと５ａが接続されている場合
は、第７図に示す時分割信号Ｖｘに於けるｔｘ期間だけ
ィンバータ２１の出力が論理“０”に反転し、同様に端
子５ｄ，５ｂが接続されている場合はＶＹのｔＹ期間、
端子５ｄ，５ｃが接続されている場合はＶｚのｔｚ期間
だけィンバータ２１の出力が論理“０”レベルに反転す
る。

２３は条件判別回路であり３個のデータタイプのフリッ
プフロップ（以後ＤＦＦと略記する。

）２４，２５，２６と各ＤＦＦのデータ端子Ｄに接続さ
れた３個の２入力ＮＯＲゲート２７，２８，２９及び前
記各ＤＦＦの出力端子Ｑに接続された３入力ＮＯＲゲー
ト３０とにより構成され、前記選択接続器５の接続状態
を判別する機能を有する。すなわち条件判別回路２３の
サンプリング端子Ｐ，，Ｐ２，Ｐ３には第７図二，木，
へに示すごとく、それぞれ時分割信号Ｖｘのｔｘ，ＶＹ
のｔＹ，Ｖ２のｔｚに対応する負極性のサンプリング信
号が、又書込みクロック端子Ｐには、第７図卜に示すき
込みクロック信号（Ｐ，十Ｐ２十Ｐ３）がそれぞれタイ
ミング信号発生回路１９より供給されており、ＮＯＲゲ
ート３０の出力及びＤＦＦ２４，２５，２６の各出力が
判別出力端子Ａ，〜Ａ４に接続されている。上記構成に
於ける条件判別回路２３の動作を説明すると、第７図に
示すＴ，期間にバッファー回路２０の出力レベルをサン
プリング信号でサンプリングし、これを書込みクロック
信号でＤＦＦに記憶させるとともに判別出力端子をセッ
トする方式であり、選択接続器５の端子５ｄ，５ａが接
続されている場合は、時分割信号Ｖｘのｔｘ期間だけイ
ンバータ２１の出力が論理“０”レベルに反転するため
、このｔｘ期間に同期した端子Ｐ．よりのサンプリング
信号によって、ＮＯＲゲート２７の出力のみが論理“１
”となり、ＯＦＦ２４の出力端子Ｑに論理“１”が書込
まれ、この結果判別出力機子んがセットされる。

同様にして選択接続器５の端子５ｄ，５ｂが接続されて
いる場合は判別出力端子んが、又端子５ｄ，５ｃが接続
されている場合は判別出力端子んがそれぞれセットされ
、さらに端子５ｄがいずれにも接続されてい・ない場合
には各ＯＦＦにデータの書込みが行われないため、ＮＯ
Ｒゲート３０の出力が論理“１”となり、判別出力端子
Ａ，がセットされる。

上記のごとく条件判別回路２３は選択接続器５の共通様
子５ｄがいずれも接続されていない状態、及び、それぞ
れ５ａ，５ｂ，５ｃと接続されている４つの状態を判別
し判別出力端子Ａ，〜Ａ４のうち前記状態に対応する１
個の出力端子のみをセットするものである。

又３１及び３２は、もう１つの選択接続器６に対応して
設けられたバッファー回路及び条件判別回路であり、条
件判別回路３２は前記条件判別回路２３と、同様の構成
及び動作により判別出力端子Ｂ〜Ｂ４に選択穣続器６の
状態をセットする。

３３は条件合成回路であり、前記条件判別回路２３及び
３２の判別出力端子Ａ，〜へ及びＢ，〜Ｂ４よりの入力
信号の組合わせによりその出力端子Ｊ，〜Ｊ４に１母蚤
類の分周比設定信号を発生する。

第２図は第１図に於ける可変分周器８の具体的構成図で
あり、第５図及び第６図は第２図に於ける各部の波形図
である。図に於いて分周比設定回略１１は４個の４入力
ＡＮＤゲート４０，４１，４２，４３と４入力ＮＯＲゲ
ート４４、２入力ＡＮＤゲート４５により構成され、補
助分周回路１０は、ＦＦ１６，ＦＦ１７の２個のフリツ
プフロップ回路により構成されており、この可変分周器
８は最小７．蛇ＰＭステップで、１錠安階の正の歩度調
整を行うものである。第２図に於けるＱ，２〜Ｑ，７迄
の分周波形はＦＦ１２〜ＦＦ１７迄の各ＦＦに於ける出
力端子の波形を示すものであり通常の分周動作に於いて
ＦＦＩ〜ＦＦ１７迄の分周比は、１３１０７２でありＦ
Ｆ１７の出力Ｑ，７は４秒周期である。これらの各ＦＦ
の出力をＡＮＤゲートで絹合せることにより各ＡＮＤゲ
ートの出力には第５図に示す割込みパルスを作り出すこ
とが出来る。すなわちＡＮＤゲート４３は Ｑ，２，Ｑ
，５，Ｑ，６＝４秒に８／ｆノレニＺＡＮＤゲート４２
は Ｑ，３， Ｑ，５，Ｑ，６＝４秒に４パルスＡＮＤ
ゲート４１は Ｑ，４，Ｑ，５，Ｑ，６＝４秒に２パル
スＡＮＤゲート４０は Ｑ，４，Ｑ，５，Ｑ，６，Ｑ，
７＝４秒に１パルスとなりしかもこれらのパルスは全て
重ならない配列となっているため前記条件合成回路３３
の出力端子Ｊ，〜Ｊ４をそれぞれ論理“１”又は論理“
０”に設定することにより分周比設定回路１ １の出力
端子ＪＭの出力パルスを４秒間に０〜１５パルスの１母
氏態に選ぶことが出釆る。

尚第５図のＪｗはＪ，〜Ｊ４を全て論理“１”に設定し
た場合のパルス列を示すものである。第６図はＸＥＸ−
ＯＲゲート１２によるパルス加算動作を示すものであり
◇ｏは発振回路７からの３２７離日２の基準信号、ＪＭ
は分周比設定回路１１の出力パルスの一部でありその立
上り又は立下りのタイミングは分周器やゲート回路を通
過して釆るため若干の遅れ時間７を生じる。従って前記
端子Ｊ．〜Ｊ４が全て論理“０”の場合は端子ＪＭが論
理“１”となりＸＥＸ−ＯＲゲート１２は単なるィンバ
−夕であるがＪＮが変化するとその都度で。のパルス列
にパルス中７のパルスが挿入されたものがＥＸ−ＯＲゲ
ート１２の出力信号０，として得られる。即ち可変分周
器８は基準信号◇。以外にＦＦ１７の出力周期でＪＭの
余分のパルスを計数するためその分だけ計時信号Ｊ２の
周期が短くなる。尚本実施例に於ける可変分周器８の周
波数可変範囲は端子Ｊ，のみを論理“１”に設定した場
合の７．坪ＰＭから端子Ｊ，〜Ｊ４を全て論理“１”に
設定した場合の６０十３０十１５十７．５！１１２．坪
ＰＭであり、これを日差に換算すると最大９．万妙／日
となる。第３図は条件合成回路３３の具体的構成図であ
り、前記条件判別回路２３及び３２の各々の判別出力の
１個ずつを入力とする１５個の２入力ＡＮＤゲート５０
，５１，５２，５３，５４，５５，５６，５７，５８，
５９，６０，６１，６２，６３，６４とその出力を合成
する４個のＯＲゲート６５，６６，６７，６８により構
成され、２組の判別出力端子Ａ，〜Ａ４の条件を合成し
出力端子Ｊ，〜Ｊ４に１成安階の条件をセットするもの
である。

さらに第４図は液晶表示素子よりなる時刻表示装置４の
時分割駆動に於いてもっとも一般的に使用される３分割
方式の電極接続図でありイ図は時分割電極の接続を示し
口図はセグメント電極の接続を示すものである。上記構
成を有する電子時計の動作及び歩度調整方式を説明する
と、初期条件として選択接続器５及び６が接続されてい
ないため条件判別回路２３及び３２は、条件合成回路３
３の出力端子Ｊ，〜Ｊ４を全て論理“０”にセットし、
可変分周器８の分周比は、主分周器９を構成するＦＦの
段数によって決定されている。

したがって発振回路７及び主分周器９によって発生され
る計時信号？２ は誤差値を含んでおり、この計時信号
？２によって駆動される計時回路１３の時刻情報はデコ
ーダ１４で表示信号に変換されてのち前記駆動波形成形
回路１８及びタイミング信号発生回路１９によって制御
されるセグメント駆動回路１５及び時分割駆動回路１６
により時刻表示装置４に表示されている。この状態で基
準信号でｏの周波数を測定し、その誤差分を補正するご
とく、選択接続器５及び６を選択接続することにより可
変分周器８に加算動作を行わせ、補正された計時信号？
２により正確な時刻情報を作り出すものである。上言己
のごとく本発明はそれぞれ位相の異つた時分割駆動信号
を発生する時分割駆動端子と周波数設定端子とを選択的
に接続し、この信号を条件判別回路と条件合成回路とに
より分周比設定信号に変換する方式であるため少数の周
波数設定端子で多数のレベル設定を行うことが出来るも
のであり従来の方式と比較すると、従釆の方式が設定端
子数の２奏であったのに対して本方式は、１つの選択接
続器に於ける選択レベルをＭ、周波数設定端子の数をＮ
とすると、設定レベル数Ｋか、Ｋ＝（Ｍ＋１）Ｎ となり、本実施例のごとく周波数設定端子をＦ，，Ｆ２
の２端子とすると、従来方式では４レベルであるのに対
して本実施例では１６レベルの設定が可能となり、さら
に時刻表示装置４を４分割駆動とした場合は２５レベル
の設定が可能となる。

又本実施例に於いて周波数設定端子を３個にすると６４
レベルの設定が可能となる。したがって本方式は、発光
ダイオード表示装置のごとく時分割レベルの大なる時刻
表示装置を有する電子時計に応用することによりさらに
効果を増すものである。

さらに発光ダイオード表示装置の場合は時分割端子に発
生する時分割信号が２レベルの電圧値しか有しないため
バッファー回路は、レベルシフターとしての機能を必要
としない。又本実施例では可変分周器８の構成に補助分
周器１０を設けたが、計時回路１３を構成する秒力ゥン
タを４進と６進の２段構成とし、前段の４進部分の２個
のＦＦをＦＦ１６，ＦＦ１７とすることにより、補助分
周器１０を省略することが出来る。

上記のごとく本発明は時刻表示装置への出力端子を周波
数設定端子に兼用する方式であるため実質的に少し、端
子数で広範囲な周波数調整が可能となる。

したがって電子回路の実装段階に於ける工数、コスト、
及びサイズ等の負荷を増加することなく、しかも可変素
子であるトリマーコンデンサを省略することが出釆るた
めデジタル電子時計の小型化コストダウン及び信頼性向
上等に大なる効果を有する。

【図面の簡単な説明】

第１図は本発明に於ける電子時計のブロック線図、第２
図は、第１図に於ける可変分周器の構成図、第３図は、
第１図に於ける条件合成回路の礎成図、第４図イ，口は
第１図に於ける時刻表示装置の電極接続図、第５図第６
図は、第２図に於ける各部の波形図、第７図イ，口，ハ
，二，不，へ，トは第１図に於ける各部の波形図である
。 １・・・・・・時計用ＩＣ、２…・・・水晶振動子、３
・・・・・・電池、４・…・・時刻表示装置、５，６・
・・・・・選択接続器、７…・・・発振回路、８・・…
・可変分局器、１３・・・・・・計時回路、１５・・・
・・・セグメント駆動回路、１６・・・・・・時分割駆
動回路、２３，３２・・・・・・条件判別回路、３３・
・…・条件合成回路。 第２図 第１図 第７図 第３図 第４図 第６図 第５図

Claims (1)

【特許請求の範囲】
1. １ 基準振動子を有する発振回路、該発振回路の出力信
   号を分周するための可変分周器、該可変分周器の分周比
   を設定する周波設定端子、該可変分周器の出力信号によ
   り駆動される計時回路を有する時計用ＩＣと、該時計用
   ＩＣにより時分割駆動される時刻表示装置を備えた電子
   時計に於いて、前記時計用ＩＣには、時刻表示装置を時
   分割駆動するための時分割駆動信号に同期したサンプリ
   ング信号を発生するタイミング信号発生回路と、前記周
   波数設定端子よりの入力信号とサンプリング信号を入力
   して周波数設定の条件を判別する条件判別回路、該条件
   判別回路の出力信号に従つて可変分周器の分周比を設定
   する分周比設定回路を設けるとともに、前記時計用ＩＣ
   を実装した回路基板上には、前記時計用ＩＣに設けられ
   た周波数設定端子と時分割駆動端子とを選択的に接続す
   るための選択接続器を設けることにより、前記条件判別
   回路が周波数設定端子より選択入力される時分割駆動信
   号をサンプリング信号によつて同期判別することにより
   、分周比設定回路を制御して分周比を可変することを特
   徴とする電子時計の周波数調整装置。