JPS6037653B2 - 信号変換回路 - Google Patents
信号変換回路Info
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- JPS6037653B2 JPS6037653B2 JP51156605A JP15660576A JPS6037653B2 JP S6037653 B2 JPS6037653 B2 JP S6037653B2 JP 51156605 A JP51156605 A JP 51156605A JP 15660576 A JP15660576 A JP 15660576A JP S6037653 B2 JPS6037653 B2 JP S6037653B2
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- 238000007599 discharging Methods 0.000 claims description 6
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- 239000003990 capacitor Substances 0.000 description 11
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- 238000005259 measurement Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
- H03M1/806—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution with equally weighted capacitors which are switched by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/02—Reversible analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号とディジタル信号との間の変換機
能を備えた信号変換回路に関するものである。
能を備えた信号変換回路に関するものである。
一般に、この種の信号変換回路を利用するものとして、
アナログ信号をディジタル信号に変換し、変換されたデ
ィジタル信号を更にアナログ信号に変換するアナログフ
ィル夕がある。
アナログ信号をディジタル信号に変換し、変換されたデ
ィジタル信号を更にアナログ信号に変換するアナログフ
ィル夕がある。
このように、AD変換器及びDA変換器を要するアナロ
グフィルタは従来のアナログフィル夕に比較して高精度
のフィル夕特性を得ることが可能であるが、AD変換器
及びDA変換器が複雑且つ高価であるため、限られた分
野でしか実用化されていない。近年、アナログ信号をデ
ィジタル信号の形で処理する技術の進歩と共に、各種の
変換器が提案されているが、同一精度のAD変換器及び
DA変換器を構成することが難かしいため、アナログフ
ィル夕に適した回路は得られていない。本発明の目的は
アナログフィル外こ適し、構成素子の特性におけるバラ
ッキにかかわらず、比較的高精度の信号変換を行なえる
信号変換回路を提供することである。本発明の他の目的
は構成素子として絶縁ゲート型電界効果トランジスタ(
以下IGFETと称す)を用い、容量素子との間で電荷
転送を行なう形式の信号変換回路を提供することである
。
グフィルタは従来のアナログフィル夕に比較して高精度
のフィル夕特性を得ることが可能であるが、AD変換器
及びDA変換器が複雑且つ高価であるため、限られた分
野でしか実用化されていない。近年、アナログ信号をデ
ィジタル信号の形で処理する技術の進歩と共に、各種の
変換器が提案されているが、同一精度のAD変換器及び
DA変換器を構成することが難かしいため、アナログフ
ィル夕に適した回路は得られていない。本発明の目的は
アナログフィル外こ適し、構成素子の特性におけるバラ
ッキにかかわらず、比較的高精度の信号変換を行なえる
信号変換回路を提供することである。本発明の他の目的
は構成素子として絶縁ゲート型電界効果トランジスタ(
以下IGFETと称す)を用い、容量素子との間で電荷
転送を行なう形式の信号変換回路を提供することである
。
本発明のより他の目的は変f逸機能を容易に変えること
ができる信号変換回路を提供することである。
ができる信号変換回路を提供することである。
.本発明によれば、電荷を保持する第1
及び第2の端子を有する保持用容量素子と、同様に第1
及び第2の端子を備え、第1の端子が接地されている前
記保持用容量素子からの電荷を受けるための計測用容量
素子と、保持用容量素子の第1の端子に接続されたIG
FETと、このIGFETを導通させて保持用容量素子
の第1の端子を任意の電位に充電する手段と、保持用容
量素子の第2の端子に綾続され、この第2の端子に予め
定められた基準電位と接地電位とを印加する手段と、保
持用容量素子の任意の電位に充電された第1の端子から
電荷を取り出し、計測用容量素子の第2の端子を上述し
た基準電位まで充電する手段と、計測用容量素子に充電
された電荷を一定電位に放電する手段と、保持用容量素
子の第1の端子の電位の絶対値が上託した基準電位の絶
対値より小さくなったことを検出する手段と、計測用容
量素子において保持用容量素子を放電した回数を計数す
る手段とを備えたアナログ信号及びディジタル信号の信
号変換を行なう信号変換回路が得られる。
及び第2の端子を有する保持用容量素子と、同様に第1
及び第2の端子を備え、第1の端子が接地されている前
記保持用容量素子からの電荷を受けるための計測用容量
素子と、保持用容量素子の第1の端子に接続されたIG
FETと、このIGFETを導通させて保持用容量素子
の第1の端子を任意の電位に充電する手段と、保持用容
量素子の第2の端子に綾続され、この第2の端子に予め
定められた基準電位と接地電位とを印加する手段と、保
持用容量素子の任意の電位に充電された第1の端子から
電荷を取り出し、計測用容量素子の第2の端子を上述し
た基準電位まで充電する手段と、計測用容量素子に充電
された電荷を一定電位に放電する手段と、保持用容量素
子の第1の端子の電位の絶対値が上託した基準電位の絶
対値より小さくなったことを検出する手段と、計測用容
量素子において保持用容量素子を放電した回数を計数す
る手段とを備えたアナログ信号及びディジタル信号の信
号変換を行なう信号変換回路が得られる。
本発明では、保持用容量素子から計測用容量素子へ電荷
を転送し、且つ、計測用容量素子に蓄積された電荷を順
次放電させることによって信号変換を行なうが、この信
号変換部にIGFETを使用したBBD(バケットブリ
ゲード素子)を用いた場合、前述した基準電位は信号変
換回路の動作を規定する制御信号電圧からIGFETの
ピンチオフ電圧を引いた電圧となる。
を転送し、且つ、計測用容量素子に蓄積された電荷を順
次放電させることによって信号変換を行なうが、この信
号変換部にIGFETを使用したBBD(バケットブリ
ゲード素子)を用いた場合、前述した基準電位は信号変
換回路の動作を規定する制御信号電圧からIGFETの
ピンチオフ電圧を引いた電圧となる。
以下、図面を参照して本発明を説明する。
尚、説明の便宜上、特にことわらない限り、使用トラン
ジスタは全てPチャンネルェンハンスメント型MOSF
ETとする。第1図は本発明の一実施例を示す図であり
、ここでは、まず、AD変換回路として使用する場合に
ついて説明する。第1図を参照すると、アナログ信号端
子1及びディジタル信号端子3とが設けられており、A
D変換器を構成するときには端子1を入力端子、端子3
を出力端子として使用する。次に、この実施例では入力
アナログ信号のサンプリングを行なうスイッチングトラ
ンジスタQ,、サンプリングされた値を保持する保持用
容量素子CS、 この保持用容量素子CSの電荷を放電
させるための一端を接地された計測用容量素子C及び容
量素子Cs,Cの充放電を制御し、且つ、計測用容量素
子Cに対する放電回数を計数するために、トランジスタ
Q2,Q3,Q,Qが設けられており、これら5つのト
ランジスタQ,〜Q5は全て同一のピンチオフ電圧Vp
を有しているものとする。これらトランジスタのうち、
トランジスタQ,はそのソースを入力端子1に、そのド
レインをトランジスタQ2のソース並びに保持用容量素
子Csとの結合点2にそれぞれ接続され、且つ、ゲート
をサンプリング信号Jsの入力端子5に接続されている
。トランジスタQ2及びQのゲートは第1クロック信号
?,の入力端子7に接続され、トランジスタQ2のドレ
インはトランジスタ偽のソースと共に出力端子3に結合
されている。一方、トランジスタQはそのソースを計測
用容量素子Cの一端と結合点4に接続され、他方、ドレ
ィンを結合点2に接続されている。トランジスタQ5の
ソースは結合点4に結ばれ、ドレィンは端子10(ここ
では接地)に接続されている。出力端子3と端子11と
の間には、出力検出の感度を上昇させるために、付加容
量素子CBが設けられており、この実施例では端子11
を第1クロック信号?,の入力端子7に接続している。
更に、トランジスタQ3,Q5のゲートは第2クロック
信号?2の入力端子9に接続され、トランジスタQのソ
ースには電源電圧V。が供給されている。以下、この実
施例では回路の動作を規定する制御信号電圧が電源電圧
VDに等しいものとする。次に、各端子に供給される信
号間の関係について説明すると、まず、端子7からトラ
ンジスタQ2,Qのゲートに与えられる第1クロック信
号め,と端子9からトランジスタQ,Qのゲートに加え
られる第2クロック信号J2とは繰り返し周波数におい
て等しく、位相において異なっている。
ジスタは全てPチャンネルェンハンスメント型MOSF
ETとする。第1図は本発明の一実施例を示す図であり
、ここでは、まず、AD変換回路として使用する場合に
ついて説明する。第1図を参照すると、アナログ信号端
子1及びディジタル信号端子3とが設けられており、A
D変換器を構成するときには端子1を入力端子、端子3
を出力端子として使用する。次に、この実施例では入力
アナログ信号のサンプリングを行なうスイッチングトラ
ンジスタQ,、サンプリングされた値を保持する保持用
容量素子CS、 この保持用容量素子CSの電荷を放電
させるための一端を接地された計測用容量素子C及び容
量素子Cs,Cの充放電を制御し、且つ、計測用容量素
子Cに対する放電回数を計数するために、トランジスタ
Q2,Q3,Q,Qが設けられており、これら5つのト
ランジスタQ,〜Q5は全て同一のピンチオフ電圧Vp
を有しているものとする。これらトランジスタのうち、
トランジスタQ,はそのソースを入力端子1に、そのド
レインをトランジスタQ2のソース並びに保持用容量素
子Csとの結合点2にそれぞれ接続され、且つ、ゲート
をサンプリング信号Jsの入力端子5に接続されている
。トランジスタQ2及びQのゲートは第1クロック信号
?,の入力端子7に接続され、トランジスタQ2のドレ
インはトランジスタ偽のソースと共に出力端子3に結合
されている。一方、トランジスタQはそのソースを計測
用容量素子Cの一端と結合点4に接続され、他方、ドレ
ィンを結合点2に接続されている。トランジスタQ5の
ソースは結合点4に結ばれ、ドレィンは端子10(ここ
では接地)に接続されている。出力端子3と端子11と
の間には、出力検出の感度を上昇させるために、付加容
量素子CBが設けられており、この実施例では端子11
を第1クロック信号?,の入力端子7に接続している。
更に、トランジスタQ3,Q5のゲートは第2クロック
信号?2の入力端子9に接続され、トランジスタQのソ
ースには電源電圧V。が供給されている。以下、この実
施例では回路の動作を規定する制御信号電圧が電源電圧
VDに等しいものとする。次に、各端子に供給される信
号間の関係について説明すると、まず、端子7からトラ
ンジスタQ2,Qのゲートに与えられる第1クロック信
号め,と端子9からトランジスタQ,Qのゲートに加え
られる第2クロック信号J2とは繰り返し周波数におい
て等しく、位相において異なっている。
また、第1クロック信号め,はサンプリング信号?sと
実質的には同期的に、好ましくはサンプリング信号?s
より若干遅れた形で供給される。これら第1及び第2ク
ロック信号0,及びぐ2とサンプリング信号Jsとは制
御電圧(ここでは電源電圧Vo)に等しい振幅を有して
いる。尚、この実施例ではPチャンネルェンハンスメン
ト型MOSFETを使用しているから、電源電圧は負極
性である。一方、保持用容量素子Csの一端が接続され
ている端子6にはサンプリング信号ぐsと逆相の信号平
sが与えられており、この信号2sは接地電位と、電源
電圧Voからトランジスタのピンチオフ電圧Vpを引い
た電位(VD−Vp)間を遷移する。
実質的には同期的に、好ましくはサンプリング信号?s
より若干遅れた形で供給される。これら第1及び第2ク
ロック信号0,及びぐ2とサンプリング信号Jsとは制
御電圧(ここでは電源電圧Vo)に等しい振幅を有して
いる。尚、この実施例ではPチャンネルェンハンスメン
ト型MOSFETを使用しているから、電源電圧は負極
性である。一方、保持用容量素子Csの一端が接続され
ている端子6にはサンプリング信号ぐsと逆相の信号平
sが与えられており、この信号2sは接地電位と、電源
電圧Voからトランジスタのピンチオフ電圧Vpを引い
た電位(VD−Vp)間を遷移する。
説明の便宜上、3つの容量素子はCs>C>CBの関係
になるように選ばれているものとするが、これらの容量
素子はCsとCとC8の関係を満足すればよい。第2図
は第1図の動作を説明するための波形図であり、ここで
は、第1図の対応する端子及び結合点における電圧波形
を示している。
になるように選ばれているものとするが、これらの容量
素子はCsとCとC8の関係を満足すればよい。第2図
は第1図の動作を説明するための波形図であり、ここで
は、第1図の対応する端子及び結合点における電圧波形
を示している。
第2図をも.併せ参照して第1図の動作を説明すると、
端子9に加えられる第2クロック信号?2に同期してサ
ンプリング信号?sが低レベルになり、信号?sが接地
電圧になると、トランジスタQ,が導通して入力端子1
に加えられた入力信号電圧V,は保持用容量素子Csに
読み込まれる。このとき、第2クロック信号J2により
トランジスタQが導通し計測用容量素子Cを接地電位と
する。次に、第2クロツク信号◇2と同期してサンプリ
ング信号?sが接地電位に戻ると、トランジスタQ,は
非導通となりサンプリング時点におけるレベルが保持用
容量素子Csにホールドされる。この時点では、保持用
容量素子CSに接続された端子6の電位が逆相信号?s
によりVo−Vpになるから、結合点2の電位は逆相信
号平Sにより押し下げられてVI十Vo一Vpとなる。
続いて、第2クロツク信号◇2と位相の異なる第1クロ
ック信号で,が低レベル(VD)になると、トランジス
タQ4が導通し、接地電位になっている容量素子Cの結
合点4がVo−Vpの電位になるまで充電する。
端子9に加えられる第2クロック信号?2に同期してサ
ンプリング信号?sが低レベルになり、信号?sが接地
電圧になると、トランジスタQ,が導通して入力端子1
に加えられた入力信号電圧V,は保持用容量素子Csに
読み込まれる。このとき、第2クロック信号J2により
トランジスタQが導通し計測用容量素子Cを接地電位と
する。次に、第2クロツク信号◇2と同期してサンプリ
ング信号?sが接地電位に戻ると、トランジスタQ,は
非導通となりサンプリング時点におけるレベルが保持用
容量素子Csにホールドされる。この時点では、保持用
容量素子CSに接続された端子6の電位が逆相信号?s
によりVo−Vpになるから、結合点2の電位は逆相信
号平Sにより押し下げられてVI十Vo一Vpとなる。
続いて、第2クロツク信号◇2と位相の異なる第1クロ
ック信号で,が低レベル(VD)になると、トランジス
タQ4が導通し、接地電位になっている容量素子Cの結
合点4がVo−Vpの電位になるまで充電する。
容量素子CはCsに比して小さく選ばれているから、結
合点4の電位は結合点2の電位に比較して迅速に遷移す
る。一方、第1クロック信号?.が与えられるもう一つ
のトランジスタQ2は結合点2の電位がVo−Vpより
低ければ非導通で、出力端子3の電位は容量素子C8を
介して第1クロツク信号少,が加わるため2Vo一Vp
となる。次に、第1クロック信号◇,が接地電位となり
第2クロック信号◇2 が再び低レベルになると、トラ
ンジスタQ5が導通し結合点4は接地電位となる。第1
、第2クロック信号◇,,Q2がそれぞれ1回ずつ低レ
ベルになってときを1周期とし、N周期後、第1クロツ
ク信号め,が低レベルになってとき結合点2の電位がV
o−Vpより高くなると、トランジスタQ2は導通し容
量素子CBに貯えられた電荷は保持用容量素子CSに流
れ込む。
合点4の電位は結合点2の電位に比較して迅速に遷移す
る。一方、第1クロック信号?.が与えられるもう一つ
のトランジスタQ2は結合点2の電位がVo−Vpより
低ければ非導通で、出力端子3の電位は容量素子C8を
介して第1クロツク信号少,が加わるため2Vo一Vp
となる。次に、第1クロック信号◇,が接地電位となり
第2クロック信号◇2 が再び低レベルになると、トラ
ンジスタQ5が導通し結合点4は接地電位となる。第1
、第2クロック信号◇,,Q2がそれぞれ1回ずつ低レ
ベルになってときを1周期とし、N周期後、第1クロツ
ク信号め,が低レベルになってとき結合点2の電位がV
o−Vpより高くなると、トランジスタQ2は導通し容
量素子CBに貯えられた電荷は保持用容量素子CSに流
れ込む。
次に、第1クロック信号◇,が接地電位に戻ると、出力
端子3の電位はVo−Vpより高くなって、入力信号レ
ベルまでの放電が終了したことが検出される。この場合
、容量素子CBは保持用容量素子Csより小さく選ばれ
ており放電電荷に相当する電位変動が大きいから、結合
点2の電位変動が出力端子3に増幅された形であらわれ
、結合点2の電位がVD−Vpより高くなったことが容
易に検出される。ここで、AD変換を行なう部分におけ
る変換特性は容量素子Csの接続された結合点2の電位
をV,十Vo−VpからVD−Vpにする電荷量と容量
CをN回VD−Vpに充電した電荷量に等しいから、C
S{(V,十V。
端子3の電位はVo−Vpより高くなって、入力信号レ
ベルまでの放電が終了したことが検出される。この場合
、容量素子CBは保持用容量素子Csより小さく選ばれ
ており放電電荷に相当する電位変動が大きいから、結合
点2の電位変動が出力端子3に増幅された形であらわれ
、結合点2の電位がVD−Vpより高くなったことが容
易に検出される。ここで、AD変換を行なう部分におけ
る変換特性は容量素子Csの接続された結合点2の電位
をV,十Vo−VpからVD−Vpにする電荷量と容量
CをN回VD−Vpに充電した電荷量に等しいから、C
S{(V,十V。
−Vp)−(V。−Vp)}=N・C(V。−Vp)が
成立する。この式から、容量Cに対する充電回数NはV
, N=き●V。
成立する。この式から、容量Cに対する充電回数NはV
, N=き●V。
・Vp…‐‐‐‘・}であらわすことができる。
次に、第1図の端子10がVoより高い一定電圧源Vc
に接続されている場合を考えると、CS{(V,十V。
に接続されている場合を考えると、CS{(V,十V。
−Vp)−(VD−Vp)}=N・C(V。−Vp−V
C)となり、これより、 N=舎‐VD寺Ip−VC‐‐‐‐・‐‘21
1が求まる。
C)となり、これより、 N=舎‐VD寺Ip−VC‐‐‐‐・‐‘21
1が求まる。
{2)式からも明らかな通り、第1図の回路はAD変換
部分の変換特性をバイアス電圧によって調整できる。ま
た、第1図の実施例では端子11を端子7に接統したが
、端子11には第3図に示すように、第2クロック信号
で2と重ならない範囲で第1クロツク信号?,より少し
遅れたクロツク信号J,′を用い、容量CBの放電によ
り出力端子3の出力レベルを迅速に安定化させ、高速の
AD変換を行なえる。
部分の変換特性をバイアス電圧によって調整できる。ま
た、第1図の実施例では端子11を端子7に接統したが
、端子11には第3図に示すように、第2クロック信号
で2と重ならない範囲で第1クロツク信号?,より少し
遅れたクロツク信号J,′を用い、容量CBの放電によ
り出力端子3の出力レベルを迅速に安定化させ、高速の
AD変換を行なえる。
出力端子3からの出力信号V。は外部に設けられたカウ
ンタに送出され、アナログ入力信号のレベルに応じたデ
ィジタル信号が例えばDA変換回路に供給される。第4
図a及びbは第1図の端子5に供給されるぐsからめs
を得るための回路である。
ンタに送出され、アナログ入力信号のレベルに応じたデ
ィジタル信号が例えばDA変換回路に供給される。第4
図a及びbは第1図の端子5に供給されるぐsからめs
を得るための回路である。
第4図aは1個のデプリーション型MOSFETQ6と
3個のェンハンスメント型MOSFETQ7〜Q9を用
いた回路であり、第4図bは第4図aの回路をC一MO
Sを用いて構成した場合を示している。いずれの場合に
も、ぐsが低レベルになると、ぐSとして接地電位が送
出され、他方、OSが接地電位になると、?sとしてV
o−Vpが送出される。以上、第1図の回路をAD変換
回路として使用する場合について説明したが、第1図の
回路はDA変換回路としても使用可能である。この場合
、サンプリング信号及びその逆相信号が与えられる端子
5及び6をディジタル信号の入力端子、アナログ信号の
端子1が出力端子となる。尚、この場合、端子5にはプ
リチャージ用の信号◇s、他方、端子6にはAD変換の
結果得られたディジタル信号値に応じた信号◇sがそれ
ぞれカウンタを介して与えられるものとする。次に、第
1図を参照してDA変換動作を説明すると、まず、出力
端子1にVo又はVo−Vpの電位を加え、ぐsを低レ
ベル(VD)、心sを接地電位にして結合点2をVD−
Vpにプリチャージする。次に、?sを接地電位、CS
をVo−Vpにすると結合点2の電位は2(Vo−Vp
)に押し下げられる。続いて、第1、第2クロック信号
Q,,?2 を用いて次の?sが供給されるまで容量C
sからN,C(Vo−Vp)だけ電荷を取り去る。ここ
で、N,は前述したAD変換において入力電圧をVo−
Vpとしたときの出か肌ス数N側く:き)舷、Vp−V
pと接地電位間の任意の入力電圧V,を入力してAD変
換した出力パルス数V。を引いたものとすれば、N,=
妻(・−Vこラこ〉…イ3’であらわされる。
3個のェンハンスメント型MOSFETQ7〜Q9を用
いた回路であり、第4図bは第4図aの回路をC一MO
Sを用いて構成した場合を示している。いずれの場合に
も、ぐsが低レベルになると、ぐSとして接地電位が送
出され、他方、OSが接地電位になると、?sとしてV
o−Vpが送出される。以上、第1図の回路をAD変換
回路として使用する場合について説明したが、第1図の
回路はDA変換回路としても使用可能である。この場合
、サンプリング信号及びその逆相信号が与えられる端子
5及び6をディジタル信号の入力端子、アナログ信号の
端子1が出力端子となる。尚、この場合、端子5にはプ
リチャージ用の信号◇s、他方、端子6にはAD変換の
結果得られたディジタル信号値に応じた信号◇sがそれ
ぞれカウンタを介して与えられるものとする。次に、第
1図を参照してDA変換動作を説明すると、まず、出力
端子1にVo又はVo−Vpの電位を加え、ぐsを低レ
ベル(VD)、心sを接地電位にして結合点2をVD−
Vpにプリチャージする。次に、?sを接地電位、CS
をVo−Vpにすると結合点2の電位は2(Vo−Vp
)に押し下げられる。続いて、第1、第2クロック信号
Q,,?2 を用いて次の?sが供給されるまで容量C
sからN,C(Vo−Vp)だけ電荷を取り去る。ここ
で、N,は前述したAD変換において入力電圧をVo−
Vpとしたときの出か肌ス数N側く:き)舷、Vp−V
pと接地電位間の任意の入力電圧V,を入力してAD変
換した出力パルス数V。を引いたものとすれば、N,=
妻(・−Vこラこ〉…イ3’であらわされる。
このとき、結合点2の電位は
次S(V。
−Vp)−CS(V。−Vp−V【)=CS(VD−V
p十V,)となり、JsをVD−Vpから接地電位にし
、?sをVoにすると、出力端子1には前述したAD変
換回路に入力した電圧VIが出力される。ディジタルフ
ィル夕の出力信号が入力信号と逆相でもよい場合には、
【1}式で求まったパルス数を直接入力してもよいし、
MOSFETのソースホロワ回路で出力する必要がある
ときには、MOSFETの関値電圧に相当するパルス数
を補正して入力すればよい。
p十V,)となり、JsをVD−Vpから接地電位にし
、?sをVoにすると、出力端子1には前述したAD変
換回路に入力した電圧VIが出力される。ディジタルフ
ィル夕の出力信号が入力信号と逆相でもよい場合には、
【1}式で求まったパルス数を直接入力してもよいし、
MOSFETのソースホロワ回路で出力する必要がある
ときには、MOSFETの関値電圧に相当するパルス数
を補正して入力すればよい。
第1図に示した回路をDA変換回路として使用した場合
、結合点2をVo−Vpにブリチヤージした後でなけれ
ば、OA変換することができないので、出力を連続的に
取り出すことは困難である。
、結合点2をVo−Vpにブリチヤージした後でなけれ
ば、OA変換することができないので、出力を連続的に
取り出すことは困難である。
第5図は本発明の他の実施例であり、この実施例では出
力を連続的に取り出せるDA変換回路を構成している。
第6図は第5図の対応する各部における動作波形を示す
図である。まず、第5図を参照すると、保持用容量Cs
を充電するためにMOSFETQ.5が設けられている
。その他の回路構成は第1図と同様であるがここではD
A変換を行なう部分のみを示し、他の素子は図示を省略
した。図に示すように、充電用MOSFETQ,5のソ
ースは結合点2に、ゲートは端子12に接続されており
、且つ、そのドレィンは電源電圧VDを供給する電源端
子8に接続されている。また、このMOSFETQ.5
のゲートには容量Csをプリチャージするために端子1
2を介して第6図に示すようなクロック信号め3が供給
されている。尚、端子5に与えられるクロック信号ぐS
はアナログ信号の送出タイミングをあらわし、且つ、端
子6に与えられる信号?sはAD変換回路からカウンタ
を通して供給されるディジタル信号値に対応している。
まず、クロック信号?,,?s3が同期して低レベルV
oになり、これに同期して信号◇Sが接地電位になると
、結合点2及び4はVD−Vpに充電される。
力を連続的に取り出せるDA変換回路を構成している。
第6図は第5図の対応する各部における動作波形を示す
図である。まず、第5図を参照すると、保持用容量Cs
を充電するためにMOSFETQ.5が設けられている
。その他の回路構成は第1図と同様であるがここではD
A変換を行なう部分のみを示し、他の素子は図示を省略
した。図に示すように、充電用MOSFETQ,5のソ
ースは結合点2に、ゲートは端子12に接続されており
、且つ、そのドレィンは電源電圧VDを供給する電源端
子8に接続されている。また、このMOSFETQ.5
のゲートには容量Csをプリチャージするために端子1
2を介して第6図に示すようなクロック信号め3が供給
されている。尚、端子5に与えられるクロック信号ぐS
はアナログ信号の送出タイミングをあらわし、且つ、端
子6に与えられる信号?sはAD変換回路からカウンタ
を通して供給されるディジタル信号値に対応している。
まず、クロック信号?,,?s3が同期して低レベルV
oになり、これに同期して信号◇Sが接地電位になると
、結合点2及び4はVD−Vpに充電される。
次に、クロック信号◇,,■s3が接地電位となり0s
が低レベルVo−Vpになると、結合点2は押し下げら
れて2(Vo−Vp)となり、トランジスタQ,Q5を
交互に一度ずつ導適するサイクルを入力パルス数だけ繰
り返した後、0sを接地電位に戻し、Jsを低レベルに
すると出力端子1に結合点2の電位が出力される。上に
述べた実施例では、Pチャンネルェンハンスメント型M
OSトランジスタを使用した場合について説明したが、
Nチャンネルェンハンスメント型IGFETはもちろん
デプレツション型でもバックバィアスして適用できる。
が低レベルVo−Vpになると、結合点2は押し下げら
れて2(Vo−Vp)となり、トランジスタQ,Q5を
交互に一度ずつ導適するサイクルを入力パルス数だけ繰
り返した後、0sを接地電位に戻し、Jsを低レベルに
すると出力端子1に結合点2の電位が出力される。上に
述べた実施例では、Pチャンネルェンハンスメント型M
OSトランジスタを使用した場合について説明したが、
Nチャンネルェンハンスメント型IGFETはもちろん
デプレツション型でもバックバィアスして適用できる。
本発明においては、AD変換を行なう部分の回路素子を
DA変換を行なう際にも使用しているので、ディジタル
フイルタあるいはアナログメモリを構成する場合、部品
の精度を考慮する必要がなくなり、製造上のバラッキを
なくすことが可能である。
DA変換を行なう際にも使用しているので、ディジタル
フイルタあるいはアナログメモリを構成する場合、部品
の精度を考慮する必要がなくなり、製造上のバラッキを
なくすことが可能である。
更に、本発明に係る信号変換回路を複数個設け、クロツ
ク信号で,,◇2以外のタイミング信号を各信号変換回
路間で位相をずらし、並列動作させることにより、見か
け上の信号変換速度を上昇させることもできる。また、
容量素子として温度、圧力、電圧等により容量の変化す
る可変容量素子を用いて、温度等の変化を検出する回路
を構成することも容易である。第1図に示す回路の応用
としては、入力端子1を電源端子に接続し、出力端子3
からの信号を波形整形して端子5に帰還する構成にして
、端子10のバイアス電圧又はCsとCの比を変化させ
る可変カゥンタも考えることができる。
ク信号で,,◇2以外のタイミング信号を各信号変換回
路間で位相をずらし、並列動作させることにより、見か
け上の信号変換速度を上昇させることもできる。また、
容量素子として温度、圧力、電圧等により容量の変化す
る可変容量素子を用いて、温度等の変化を検出する回路
を構成することも容易である。第1図に示す回路の応用
としては、入力端子1を電源端子に接続し、出力端子3
からの信号を波形整形して端子5に帰還する構成にして
、端子10のバイアス電圧又はCsとCの比を変化させ
る可変カゥンタも考えることができる。
以上、本発明では入力アナログ信号のレベルをこのレベ
ルに応じた数のパルス数に変換するAD変換回路を構成
できると共に、変換されたパルス数に応じた時間幅を有
するディジタル信号をその時間幅に対応したアナログ信
号に変換するDA変換器を構成できる。
ルに応じた数のパルス数に変換するAD変換回路を構成
できると共に、変換されたパルス数に応じた時間幅を有
するディジタル信号をその時間幅に対応したアナログ信
号に変換するDA変換器を構成できる。
第1図は本発明の一実施例を説明するための回路図、第
2図は第1図の各部における動作波形図、第3図はAD
変換を高速化するためのクロック波形を示す図、第4図
a及びbはサンプリング信号Jsから逆相の信号?sを
得るための回路図、第5図は本発明の他の実施例を示す
図、第6図は第5図の各部における動作波形を示す図で
ある。 記号の説明 Q,〜製,Q7〜Q9,Q,.〜Q,5・
・・・・・Pチャンネルェンハンスメント型IGFET
、Q6・・・・・・Pチャンネルデプレション型IGF
ET、Q,。・・・・・・Nチャンネルェンハンスメン
ト型IGFET、Cs・・・・・・保持用容量素子、C
……計測用容量素子、C8・・・・・・AD変換出力検
出用容量素子、1・・・・・・AD変換器入力、DA変
換器出力端子、3…・・・AD変換器出力端子、6…・
・・ぐsクロック端子、6・・・…?sクロック端子、
7・・・・・・J,クロック端子、8・・・・・・第1
定電圧濠端子(Vo)、9…・・・ぐ2クロック端子、
10・…・・第2定電圧源端子、11・・・・・・0.
′クロック端子、12・・・・・・マ錨クロック端子。
第1図第5図 第2図 第3図 祭ム図 第6図
2図は第1図の各部における動作波形図、第3図はAD
変換を高速化するためのクロック波形を示す図、第4図
a及びbはサンプリング信号Jsから逆相の信号?sを
得るための回路図、第5図は本発明の他の実施例を示す
図、第6図は第5図の各部における動作波形を示す図で
ある。 記号の説明 Q,〜製,Q7〜Q9,Q,.〜Q,5・
・・・・・Pチャンネルェンハンスメント型IGFET
、Q6・・・・・・Pチャンネルデプレション型IGF
ET、Q,。・・・・・・Nチャンネルェンハンスメン
ト型IGFET、Cs・・・・・・保持用容量素子、C
……計測用容量素子、C8・・・・・・AD変換出力検
出用容量素子、1・・・・・・AD変換器入力、DA変
換器出力端子、3…・・・AD変換器出力端子、6…・
・・ぐsクロック端子、6・・・…?sクロック端子、
7・・・・・・J,クロック端子、8・・・・・・第1
定電圧濠端子(Vo)、9…・・・ぐ2クロック端子、
10・…・・第2定電圧源端子、11・・・・・・0.
′クロック端子、12・・・・・・マ錨クロック端子。
第1図第5図 第2図 第3図 祭ム図 第6図
Claims (1)
- 1 AD変換されるべきアナログ入力が印加される信号
端子と、保持用容量素子と、前記信号端子と前記保持用
容量素子の一端との間に接続された電界効果トランジス
タと、この電界効果トランジスタを導通させて前記保持
用容量素子の一端を充電する手段と、前記保持用容量素
子の他端に前記充電の期間には基準電位をその他の期間
には基準電位とは異なる所定の電位を印加する手段と、
前記保持用容量素子の一端と基準電位との間に接続され
前記保持用容量素子からの電荷で充電される計測用容量
素子と、前記計測用容量素子に充電された電荷を放電す
る手段と、前記保持用容量素子の一端における電位が前
記所定の電位より絶対値において小さくなつたことを検
出する手段と、前記計測用容量素子における放電の回数
を計数する手段とを備え、前記検出手段と計数手段との
出力を用いてデジタル変換出力を得ることを特徴とする
信号変換回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51156605A JPS6037653B2 (ja) | 1976-12-27 | 1976-12-27 | 信号変換回路 |
US05/864,450 US4184152A (en) | 1976-12-27 | 1977-12-27 | Circuit for converting from analog signal into digital signal and vice versa by using insulated gate field effect transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51156605A JPS6037653B2 (ja) | 1976-12-27 | 1976-12-27 | 信号変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5381060A JPS5381060A (en) | 1978-07-18 |
JPS6037653B2 true JPS6037653B2 (ja) | 1985-08-27 |
Family
ID=15631382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51156605A Expired JPS6037653B2 (ja) | 1976-12-27 | 1976-12-27 | 信号変換回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4184152A (ja) |
JP (1) | JPS6037653B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2902039A1 (de) * | 1979-01-19 | 1980-07-24 | Siemens Ag | Gegen anti-radar-flugkoerper geschuetztes ueberwachungsradarsystem |
US5001481A (en) * | 1990-01-30 | 1991-03-19 | David Sarnoff Research Center, Inc. | MOS transistor threshold compensation circuit |
US5400028A (en) * | 1992-10-30 | 1995-03-21 | International Business Machines Corporation | Charge summing digital to analog converter |
JP2669591B2 (ja) * | 1992-10-30 | 1997-10-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ・ライン・ドライバ |
GB0428114D0 (en) * | 2004-12-22 | 2005-01-26 | Univ Westminster | Technique and method for suppressing clock-jitter in continuous-time delta-sigma modulators |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5427224B2 (ja) * | 1974-11-29 | 1979-09-08 | ||
US4070667A (en) * | 1975-11-03 | 1978-01-24 | General Electric Company | Charge transfer analog-to-digital converter |
US4087812A (en) * | 1975-12-23 | 1978-05-02 | International Business Machines Corporation | Digital-to-analog and analog-to-digital converter circuit |
US4065766A (en) * | 1976-03-18 | 1977-12-27 | General Electric Company | Analog-to-digital converter |
US4074260A (en) * | 1976-05-24 | 1978-02-14 | General Electric Co. | Analog-to-digital converter |
US4070666A (en) * | 1976-06-21 | 1978-01-24 | General Electric Company | Automatic polarity sensing analog-to-digital converter |
-
1976
- 1976-12-27 JP JP51156605A patent/JPS6037653B2/ja not_active Expired
-
1977
- 1977-12-27 US US05/864,450 patent/US4184152A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS5381060A (en) | 1978-07-18 |
US4184152A (en) | 1980-01-15 |
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