JPS6037648B2 - Tuning device for electronic tuner device - Google Patents

Description

【発明の詳細な説明】 本発明は電子同調チューナ装置に適用して好適な選局装
置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a tuning device suitable for application to an electronic tuner device.

主として遠隔制御によってチャンネルを選択するように
なされたテレビジョン受像機では、一般に受信された遠
隔制御信号がカウンタに供給されて所望とするコード信
号（例えば２進コード信号）に変換され、この変換され
たコード信号によって対応する選局電圧が選択されるよ
うになされている。In a television receiver configured primarily to select channels by remote control, the received remote control signal is generally supplied to a counter and converted into a desired code signal (for example, a binary code signal), and this converted signal is converted into a desired code signal (for example, a binary code signal). The corresponding tuning voltage is selected depending on the code signal.

又この種受像機ではチャンネルを個別に選択するための
複数の選局卸は設けられず、その代りにチャンネルを１
つづつ選択するためのすなわち、歩進用の選局スイッチ
（アップダウンスイッチ）が設けられている。Also, this type of receiver does not have multiple channel selectors for selecting channels individually, but instead only allows one channel to be selected.
A channel selection switch (up/down switch) is provided for selecting one channel at a time, that is, for incrementing.

スイッチ出力はカゥンタに供給され、遠隔制御の場合と
同様なコ−ド信号が形成される。ここで、選局コード信
号の総数はカウンタのビット数によって決定され、４ビ
ットのものであるならば１６通りのコード信号まで形成
することができるが、選局すべきチャンネル数がコード
信号の総数よりも少なく、例えば１２個である場合、残
りのコード信号に対応したチャンネルは存在しない。The switch output is fed to a counter to form a code signal similar to that for remote control. Here, the total number of channel selection code signals is determined by the number of bits of the counter, and if it is 4 bits, up to 16 code signals can be formed, but the number of channels to be selected is determined by the total number of code signals. If the number is less than, for example, 12, there are no channels corresponding to the remaining code signals.

そのため、これら余剰のコード信号のときにはチャンネ
ルスキップを行なう必要がある。本発明はこのチャンネ
ルスキップを極めて簡単な構成で達成したものである。
以下図面を参照して本発明の一例を説明しよう。第１図
において、１はカゥンタで、端子Ｐには遠隔制御信号に
基づく選局信号Ｓｉが供給され、端子ａ〜ｄからこの選
局信号に対応した選局コード信号Ｓｃが得られる。Therefore, it is necessary to perform channel skipping for these surplus code signals. The present invention achieves this channel skipping with an extremely simple configuration.
An example of the present invention will be described below with reference to the drawings. In FIG. 1, 1 is a counter, a terminal P is supplied with a channel selection signal Si based on a remote control signal, and a channel selection code signal Sc corresponding to this channel selection signal is obtained from terminals a to d.

一方、ＶＲａ〜ＶＲｎは選局電圧形成用のブリセットポ
リュームを示し、各ボリュームＶＲａ〜ＶＲｎで得た選
局電圧Ｖａ〜Ｖｎはチューナ２に供給されるが、このチ
ューナ２の前段にはスイッチング回路３が設けられ、こ
こにおいて、希望するチャンネルに対応した選局電圧Ｖ
が上述の選局コード信号Ｓｃによって選択される。４は
スイッチング信号形成用のデコーダである。On the other hand, VRa to VRn indicate brisset polymers for forming the tuning voltage, and the tuning voltages Va to Vn obtained by each volume VRa to VRn are supplied to the tuner 2, but a switching circuit is provided at the front stage of the tuner 2. 3 is provided, where the tuning voltage V corresponding to the desired channel is set.
is selected by the above-mentioned channel selection code signal Sc. 4 is a decoder for forming switching signals.

又、ＳＷは受像機側に設けられた選局スイッチを示し、
これはアップスイッチＳＷＵとダウンスイッチＳＷｏと
を有する。各ボリュームＶＲａ〜ＶＲｎを周波数の低い
チャンネルから高いチャンネルに順次プリセットしたと
仮定すると、アップスイッチＳＷｕとは現在受信してい
るチャンネルよりも高い周波数帯のチャンネルを選択す
るためのもので、例えば第１チャンネルをみている場合
で第４チャンネルに変えようとするときに用いられるも
のである。ダウンスイッチＳＷｏはこれとは逆に第４チ
ャンネルから第１チャンネルに変えようとする場合に用
いる。電源路には抵抗（弘）とコンデンサ（粥）よりな
る直列回路５が一組並列に接続され、夫々のコンデンサ
（既）に対し上述のスイッチＳＷＵ及びＳＷｏが接続さ
れる。６は逆流阻止用のダイオードである。接続点〆，
の電位Ｅ，はスイッチＳＷＵ，ＳＷｏのオン・オフによ
って変化し、従って例えば第２図の時点ｔ，においてス
イッチＳＷＵをオンし、時点らでオフすると電位Ｅ，は
第２図Ａのように変化する。依って、接続点々，に微分
回路７を接続すれば同図Ｂで示す微分パルスＰａが得ら
れる。微分パルスＰａはカウンタ１のクロック端子Ｃそ
に供給され、選局信号Ｓｉの場合と同様に微分パルスＰ
ａの到来毎にコード信号Ｓｃのコード内容が変更される
。ここで上述したスイッチＳＷＵ及びＳＷｏはいずれも
機械的なスイッチであるため、チャッタリングが生ずる
。Also, SW indicates a channel selection switch provided on the receiver side,
It has an up switch SWU and a down switch SWo. Assuming that each volume VRa to VRn is preset sequentially from a low frequency channel to a high frequency channel, the up switch SWu is for selecting a channel in a higher frequency band than the channel currently being received. This is used when you are watching a channel and want to change to the fourth channel. On the contrary, the down switch SWo is used when changing from the fourth channel to the first channel. A series circuit 5 consisting of a resistor (Hiro) and a capacitor (Kayu) is connected in parallel to the power supply path, and the above-mentioned switches SWU and SWo are connected to each capacitor (already present). 6 is a diode for blocking backflow. Connection point 〆,
The potential E, changes by turning on and off the switches SWU, SWo. Therefore, for example, if the switch SWU is turned on at time t in FIG. 2 and turned off at time t, the potential E, changes as shown in FIG. 2A. do. Therefore, by connecting the differentiating circuit 7 to each connection point, the differentiating pulse Pa shown in FIG. 2B can be obtained. The differential pulse Pa is supplied to the clock terminal C of the counter 1, and the differential pulse Pa is supplied to the clock terminal C of the counter 1.
The code content of the code signal Sc is changed each time a arrives. Here, since the switches SWU and SWo mentioned above are both mechanical switches, chattering occurs.

そのため、このチヤツタリングによってカゥンタ１が誤
動作することがある。１０はそのために設けられた誤動
作防止回路である。Therefore, the counter 1 may malfunction due to this chatter. 10 is a malfunction prevention circuit provided for this purpose.

防止回路１川まモノマルチノゞィブレータ１と微分回路
１２とで構成され、モノマルチバィブレー夕１１は２個
のナンド回路１１Ａ，１１Ｂが直列接続されて構成され
る。パルス中は時定数回路１３の時定数丁で定まり、本
例ではこの時定数↑をチャッタリングが発生している時
間Ｔ（同図Ａ）に等しいが、若干長く探る。２０‘まチ
ャンネルスキップ回路を示す。The prevention circuit 1 is composed of a monomulti-vibrator 1 and a differentiation circuit 12, and the mono-multivibrator 11 is composed of two NAND circuits 11A and 11B connected in series. During the pulse, it is determined by the time constant ↑ of the time constant circuit 13, and in this example, this time constant ↑ is equal to the time T during which chattering occurs (A in the figure), but is searched for slightly longer. 20' shows a channel skip circuit.

本例ではカウンタ１として４ビット構成で、使用されて
いるチャンネル数を１２個としたときの具体例を示す。
選局コード信号Ｓｃが２値信号であると、１３番目から
１句費目までの選局コード信号Ｓｃがすべて空チャンネ
ルである。ここでこれらコード信号Ｓｃのコード内容は
Ｚコード及びゲコードがいずれも“１”であるから、本
例ではカウンタ１の出力端子ｃ，ｄに得られる汐コード
信号Ｓｃ、グコード信号Ｓｃｄが夫々ダイオード２１Ａ
，２１Ｂを通じてナンド回路２２の一方の端子に供給さ
れ、他方の端子にはナンド出力Ｐｄそのものが供給され
る。なお、２３は接続点そ２と電源Ｂ＋との間に接続さ
れた抵抗である。In this example, a specific example will be shown in which the counter 1 has a 4-bit configuration and the number of channels used is 12.
If the channel selection code signal Sc is a binary signal, all of the channel selection code signals Sc from the 13th to the 1st phrase are empty channels. Here, as for the code contents of these code signals Sc, the Z code and the Ge code are both "1", so in this example, the tide code signal Sc and the wave code signal Scd obtained at the output terminals c and d of the counter 1 are connected to the diode 21A, respectively.
, 21B to one terminal of the NAND circuit 22, and the other terminal is supplied with the NAND output Pd itself. Note that 23 is a resistor connected between the connection point 2 and the power source B+.

また、カウンタ１に設けられた端子ｅはカウントアップ
ダウンを指令するパルス入力端子で、ハイレベルのとき
カウントアップするようになっている。続いて、このよ
うに構成された選局装置の動作を、選局スイッチＳＷの
操作に関連して第２図の波形図を参照しながら説明する
。Further, a terminal e provided on the counter 1 is a pulse input terminal for instructing a count up/down, and is designed to count up when at a high level. Next, the operation of the channel selection device configured as described above will be explained with reference to the waveform diagram of FIG. 2 in relation to the operation of the channel selection switch SW.

まず、スイッチＳＷＵ（ＳＷｏでも同じ）をオンにする
と、微分パルスＰａが得られ、この微分パルスＰａを前
段のナンド回路１１Ａに供給すれば、パルス中が７であ
るナンド出力Ｐｃ（第２図Ｄ）が得られ、よって出力に
はこれが反転したナンド出力Ｐｄ（同図Ｅ）が得られる
。First, when the switch SWU (same as SWo) is turned on, a differential pulse Pa is obtained.If this differential pulse Pa is supplied to the NAND circuit 11A in the previous stage, the NAND output Pc with 7 in the pulse (D ) is obtained, and therefore, the NAND output Pd (E in the figure) which is an inversion of this is obtained as an output.

ナンド出力Ｐｄを微分すれば同図Ｆで示すような微分パ
ルスＰｅが得られるため、今カウンターとして正のパル
スによってクロツクされるようなタイプのものを使用す
れば、カウンタ１が動作するのは、時点ちでなく、これ
より丁だけ遅れた時点ｔ，′となる。そのため時点Ｌ〜
ｔ，′間にチャッタリングが生じてもカウンタ１は誤動
作しない。時点ち′において供給されたパルスＰｅにて
選局コード信号Ｓｃはそのコード内容が変更され、新た
なチャンネルが選択される。By differentiating the NAND output Pd, a differential pulse Pe as shown in F in the same figure can be obtained. Therefore, if a counter of the type that is clocked by a positive pulse is used, the counter 1 operates as follows. The time point t,' is not the same as the time instant, but is a time point later than this point. Therefore, time L~
Even if chattering occurs between t and ', the counter 1 will not malfunction. The code content of the channel selection code signal Sc is changed by the pulse Pe supplied at point 1', and a new channel is selected.

説明の都合上、第１２チャンネルが選択されたものとす
る。For convenience of explanation, it is assumed that the 12th channel is selected.

従って、アップスイッチＳＷＵをもう１度オンすれば、
上述したチャンネルスキップ回路２０の動作で、空チャ
ンネルをスキップして第１チャンネルが即座に選択され
る。スキップ動作を次に説明するも、第１２チャンネル
を選択したときのコード信号Ｓｃは“１１０１’’であ
るが、第１チャンネルを受信すべくアップスイッチＳＷ
リをオンにする（時点ｔ３）と、クロツクパルス（微分
パルス）Ｐｅ，３が発生するので、これによってカウン
ターは動作し、コード信号ＳＣのコード内容は“１１０
ｒから“００１１’’に変わる。Therefore, if you turn on the up switch SWU again,
By the operation of the channel skip circuit 20 described above, the empty channel is skipped and the first channel is immediately selected. The skip operation will be explained next. When the 12th channel is selected, the code signal Sc is "1101'', but in order to receive the 1st channel, the up switch SW is
When the switch is turned on (time t3), a clock pulse (differential pulse) Pe,3 is generated, which causes the counter to operate and the code content of the code signal SC to be "110".
r changes to “0011”.

従って時点しで始めて点そ２ の電位が／・ィレベルと
なる（同図Ｈ）。このときナンド出力Ｐｄはハイレベル
であるから、ナンド回路２２の出力はローレベルである
。そのため、点ど３の電位は時定数７によって漸次低下
し、ナンド回路１１Ａのスレツショールドレベル以下に
なると、ナンド回路１１Ａが反転する。すなわち、接続
点そ２のレベルが／・ィレベルであるならば、スイッチ
ＳＷＵをオンしたと同様な動作が行なわれ、時点ｔ５か
ら所定時間経過後の時点ｔ６になると、クロックパルス
Ｐｅ，４にてカウンターのコード内容が“００１１”か
ら“１０１１”に変更される。Therefore, the potential at point 2 becomes the level 2 at point 2 (H in the same figure). At this time, since the NAND output Pd is at a high level, the output of the NAND circuit 22 is at a low level. Therefore, the potential at point 3 gradually decreases with time constant 7, and when it becomes below the threshold level of NAND circuit 11A, NAND circuit 11A is inverted. That is, if the level of connection point 2 is /.I level, an operation similar to turning on the switch SWU is performed, and at time t6 after a predetermined time has elapsed from time t5, clock pulse Pe,4 is applied. The code content of the counter is changed from "0011" to "1011".

すなわち、チャンネルスキップされることになる。変更
後のコード内容でも、点々２のレベルは以前としてハィ
レベルであるから、点々２がハィレベルである限り、同
じような動作が繰り返えされ、チャンネルスキップが行
なわれる。In other words, the channel will be skipped. Even in the changed code content, the level of dot 2 is still high, so as long as dot 2 remains high, the same operation is repeated and channel skipping is performed.

数回に亘つてチャンネルがスキップされ、第１チャンネ
ルが選択された時点らではコード内容は“００００’’
になるので、このときに至って始めて点夕２のレベルは
ローレベルとなるから、これによって点そ３のレベルは
ハィレベルを保持して安定状態となる。Channels are skipped several times, and by the time the first channel is selected, the code content is “000”.
Therefore, it is only at this time that the level of point No. 2 becomes a low level, so that the level of point No. 3 is maintained at a high level and becomes stable.

このように、第１２チャンネルが選局されているときに
アップスイッチＳＷＵをオンすると、第１チャンネルが
即座に選局される。In this way, when the up switch SWU is turned on while the 12th channel is selected, the 1st channel is immediately selected.

なお、ダウンスイッチＳＷｏを操作した場合でも同じよ
うにチャッタリングによる誤動作が防止され、そしてチ
ャンネルスキップが行なわれる。Note that even when the down switch SWo is operated, malfunctions due to chattering are similarly prevented and channel skipping is performed.

すなわち、第１チャンネルの次は即座に第１２チャンネ
ルへと移る。以上説明したように、本発明では極めて簡
単な構成でチャンネルスキップを達成できる。That is, after the first channel, the channel immediately shifts to the twelfth channel. As explained above, according to the present invention, channel skipping can be achieved with an extremely simple configuration.

そして、誤動作防止回路１０を設ける場合にはチャッタ
リングによるカゥンタ１の誤動作をも確実に防止でき、
従って常に希望するチャンネルを選択できる効果がある
。When the malfunction prevention circuit 10 is provided, it is possible to reliably prevent malfunction of the counter 1 due to chattering.
Therefore, there is an effect that a desired channel can always be selected.

なお、上述したカウンターを有する選局装置、選局でき
るチャンネル数、スキップ数などは一例にすぎない。Note that the above-mentioned channel selection device having a counter, the number of channels that can be selected, the number of skips, etc. are only examples.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す接続図、第２図はその
動作説明に供する波形図である。 １はカゥンタ、２はチューナ、７，１２は微分回路、１
０は誤動作防止回路、２０はチャンネルスキップ回路、
Ｓｃは選局コード信号である。 第１図第２図FIG. 1 is a connection diagram showing one embodiment of the present invention, and FIG. 2 is a waveform diagram for explaining its operation. 1 is a counter, 2 is a tuner, 7 and 12 are differentiating circuits, 1
0 is a malfunction prevention circuit, 20 is a channel skip circuit,
Sc is a channel selection code signal. Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] １ クロツクパルスを順次カウントして複数ビツトより
成る選局コード信号を形成するカウンタを有し、上記選
局コード信号にて対応するチヤンネルが選択されるよう
になされた電子同調チユーナ装置の選局装置において、
空チヤンネルに対応した選局コード信号が得られたこと
を上記複数ビツト中の所定ビツトにより検出し、その検
出出力により、上記カウンタにそのクロツクパルスを供
給して上記選局コード信号のコード内容を上記所定ビツ
トが得られなくなるまで変更することによつて空チヤン
ネルのスキツプを行うチヤンネルスキツプ回路を設けた
ことを特徴とする電子同調チユーナ装置の選局装置。1. In a tuning device for an electronically tuned tuner device, which has a counter that sequentially counts clock pulses to form a tuning code signal consisting of a plurality of bits, and a corresponding channel is selected by the tuning code signal. ,
The fact that a tuning code signal corresponding to an empty channel has been obtained is detected by a predetermined bit among the plurality of bits, and based on the detection output, the clock pulse is supplied to the counter to convert the code content of the tuning code signal to the above. 1. A channel selection device for an electronically tuned tuner device, characterized in that a channel skip circuit is provided for skipping an empty channel by changing a predetermined bit until a predetermined bit can no longer be obtained.