JPS6037039A - Error correcting circuit for word unit - Google Patents

Abstract

PURPOSE:To obtain a correcting circuit with which the clock speed is reduced for correction processing by performing a correction for each word in case a BCH code having a large code length and an information bit consists of plural words. CONSTITUTION:A received code word is supplied to a serial/parallel converting circuit 3 and a syndrome arithmetic circuit 1. The circuit 3 transmits only the information bit and converts it into a parallel form for each word. This parallel bit is stored to a temporary memory 5 as a word of 16-bit via a buffer 4. While the circuit 1 performs a syndrome operation and delivers 6-bit of polynomial expression as a syndrome in the case of an error of one bit. Thus ROMs 1-4 are addressed by said 6-bit, and error patterns are read every word. The data are read out of the ROMs 1-4 and the memory 5 and corrected by an exclusive OR circuit 6 to be led to the memory 5 via an FF7 and a buffer 8. Then the data are rewritten and then delivered outside via a latch circuit 9 when the corrections are through with all words.

Description

【発明の詳細な説明】 技術分野 本発明は単−誤り訂正・二重誤り検出ＢＣＨ符号につい
て、特に符号語のなかの情報ビットが数個のワードの形
で構成されている場合の誤り訂正回路に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to an error correction circuit for single error correction/double error detection BCH codes, particularly when information bits in a code word are configured in the form of several words. Regarding.

背景技術 符号長ｎ、情報ビット数にとし、ｎが検査ビット数ｎ−
により著しく大きい符号語では、情報ビットが数個のワ
ードの形でまとまっている場合が多い。衛星放送の音声
信号でも誤り訂正符号としてこのような形式になってい
る。Background technology Let code length n be the number of information bits, and n be the number of check bits n-
For significantly larger codewords, the information bits are often grouped together in several words. Satellite broadcasting audio signals also use this format as error correction codes.

具体的に説明すると、情報ビットを５６ビツトずつ区切
り、それに７個の誤シ訂正符号を附加し、６３ビツトを
１ブロツクとする。このブロックは、ＡモードおよびＢ
モードで第１図のようにワード構成が異っているが、数
個のワードをまとめて、一つの符号語としてはかなシ大
きい符号長のものとしている。ところで衛星放送の誤シ
訂正のためには、単−誤シ訂正・二重誤り検出符号ＢＯ
Ｈ＠ＳＥＣ！　＠ＤＥＤ（６３，５６）を用いることに
定められている。以下ＢＯＨ符号と略称するが、ＢＯＨ
符号の誤り訂正は、シンドロームを計算して誤っている
ビットの位置をめ、そのビットを反転することで行なう
。Specifically, information bits are divided into 56 bits, seven error correction codes are added to each, and 63 bits constitute one block. This block supports A mode and B mode.
Although the word structure differs depending on the mode as shown in FIG. 1, several words are grouped together to form one code word with a fleetingly large code length. By the way, for error correction in satellite broadcasting, single-error correction/double error detection code BO
H@SEC! @DED(63,56) is specified to be used. Hereinafter, it will be abbreviated as BOH code, but BOH
Code error correction is performed by calculating the syndrome, locating the erroneous bit, and inverting that bit.

このような訂正方法は符号長ｎが長い場合、実際の訂正
の処理を行なうときに、処理速度に必要なりロックがか
な９高速なものが必要となる欠点がある。Such a correction method has a drawback that when the code length n is long, a high-speed lock is required to increase the processing speed when performing actual correction processing.

発明の開示 本発明の目的は、符号長が大きいＢＯＨ符号であって、
情報ビットが複数個のワードから構成されている場合に
、ワード単位で訂正を行なうことによシ、訂正処理のク
ロック速度を低減した訂正回路を提供することにある。DISCLOSURE OF THE INVENTION An object of the present invention is to provide a BOH code with a large code length,
An object of the present invention is to provide a correction circuit that reduces the clock speed of correction processing by performing correction in units of words when information bits are composed of a plurality of words.

本発明による誤）訂正回路は、受信される符号語から情
報ビット列をワード単位に直並列変換して一時かきこみ
を行なう記憶装置と、受信符号語からシンドロームを多
項式表示として出力するシンドローム演算回路と、誤シ
バターンがワード単位に配分してかきこまれてあってシ
ンドローム演算回路の出力によってアドレスされる読み
とり専用記憶装置と、ワードピット数の排他的論理和回
路とを備え、シンドローム演算終了後、前記の２記憶装
置からワードごとにデータを読みだし、排他的論理和回
路によシ誤シ訂正を行なうことを特徴とする。The error correction circuit according to the present invention includes a storage device that converts an information bit string from a received code word into serial/parallel word units and temporarily stores it, and a syndrome calculation circuit that outputs a syndrome from the received code word as a polynomial expression. It is equipped with a read-only storage device in which erroneous Shibata turns are allocated and written in word units and is addressed by the output of the syndrome calculation circuit, and an exclusive OR circuit for the number of word pits, and after the syndrome calculation is completed, the above-mentioned It is characterized in that data is read word by word from the 2 storage device and error correction is performed by an exclusive OR circuit.

以下、まず衛星放送で用いられるＢＣ！Ｈ（６３゜５６
）符号を例として、ＢＯＨ符号の説明を行なう。こ＼で
６３は符号長、５６は情報ビット数である。従って検査
ビットは７ビツトである。Below, first, BC used in satellite broadcasting! H (63°56
) code as an example, the BOH code will be explained. Here, 63 is the code length and 56 is the number of information bits. Therefore, the check bits are 7 bits.

この符号の生成多項式は Ｇ（Ｘ）　＝Ｘ’　十　Ｘ’　＋Ｘ２　＋　１　（す（
１）式を変形すると Ｇ　（Ｘ）　＝　（Ｘ＋１）（Ｘ’　＋Ｘ＋　１）　（
１）’となるから原始多項式Ｆ　（Ｘ）は Ｆ（Ｘ）−Ｘ　＋Ｘ＋　１　（２） 明細書の浄書−（内容に庄更なしン となる。　（２）式の根をαとすれは、ガロア体０Ｆ（
２６）の元は０，１．α・・・α２６−２と指数表現で
表わすことができる。The generating polynomial of this code is G(X) = X' 1 X' + X2 + 1 (S(
1) Transforming the equation, we get G (X) = (X+1) (X' +X+ 1) (
1) Since ', the primitive polynomial F (X) is F (X) - X + , Galois field 0F (
The elements of 26) are 0, 1. It can be expressed in exponential expression as α...α26-2.

ｉ　ｆｃ・　ＧＦ（２’）はＦ　（Ｘ）を法とする符号
多項式としても表わせる。i fc·GF(2′) can also be expressed as a code polynomial modulo F (X).

こ＼で、パリティ検査行列Ｈは である。送信倶１では人力データをＡ６□〜Ａ７の５６
ビツト、 検査ビットｆ　Ａ、〜Ａ０の７ビツトとしてとなるよう
なＡ６　””　Ａ４ビットを附加して退化する。Here, the parity check matrix H is. In Send No. 1, human data is sent to 56 of A6□-A7.
The test bits are degenerated by adding A6 ``'' A4 bits such that the 7 bits are check bits fA, .about.A0.

受信例では誤シを含んだビット列 を受信してシンドロームＳ。＋Ｓ＋をめる。In the received example, the bit string contains errors. Syndrome S after receiving. Add +S+.

ｓ　ｏ−Ｒ，＋　ｉ、・・・・・・＋Ａ６ｏ十Ａ６１＋
Ａ６２（５）Ｓ、　＝　Ａｏ＋αＡ、　十・・・・・ａ
′。父。。＋ａ６１父。１＋（ｔ６２仝６□（６）従っ
て、１ビット誤りの場合には誤シビソト分、−八よ＋１
であるから Ｓ＝　’　、Ｓ、＝ａｌ−１＝１１”　（７１このよう
に指数表現の指数が誤り位置を示しているから、その位
置のビットを反転すれば訂正が可能となる。なお、２ビ
ット誤りの場合はＡよ＝　Ａ５が誤シビットをすれば Ｓｏこ０．Ｓｌ−α１＋αＪ≠０（８）となり訂正はで
きないが、誤り検出は可能である。s o-R, + i, ... + A6o ten A61+
A62(5)S, = Ao+αA, 10...a
'. father. . +a61 father. 1+(t62仝6□(6) Therefore, in the case of a 1-bit error, the error amount is -8+1
Therefore, S = ', S, = al-1 = 11'' (71 In this way, since the exponent of the exponential expression indicates the error position, correction is possible by inverting the bit at that position. In the case of a 2-bit error, if A = A5 makes an erroneous bit, So0.Sl - α1 + αJ≠0 (8), which means that correction cannot be made, but error detection is possible.

誤り訂正には、通常誤り位置がわかれば、その位置のビ
ットな°１′とし他のビットをＩＱＩとする誤りパター
ンを用意して、シンドローム演算が終了するまで一時記
憶装置に格納していた符号語の情報ビット列を、高位の
ビットから１ビツトずつ、誤シバターンの対応する１ビ
ツトずつと排他的論理回路で加算して訂正して行く。こ
のような操作は符号長が大きい場合には必要とするクロ
ック数が多くなるから、処理を行なう訂正回路、周辺回
路とも高速クロックで動作させる必要がでてくる。For error correction, once the error position is known, an error pattern is prepared in which the bit at that position is set to °1' and the other bits are set to IQI, and the code is stored in a temporary storage until the syndrome calculation is completed. The information bit string of the word is corrected by adding bit by bit, starting from the higher order bit, with the corresponding bit of the erroneous shift pattern by an exclusive logic circuit. Since such an operation requires a large number of clocks when the code length is large, it becomes necessary to operate both the correction circuit and peripheral circuits using high-speed clocks.

本発明による訂正回路はワード単位で誤シ訂正を行なう
から、所要とするクロック速度はワードのビット数を１
６とすれば１／１６　でよいことになる。そこで訂正回
路に用いる記憶装置、周辺回路等の動作が低速でよくな
シ、コスト的に効果が太きい。また符号語のなかで情報
的に意味のあるのはワードであるから、ワードごとに訂
正を行なうのが合理的である。Since the correction circuit according to the present invention performs error correction on a word-by-word basis, the required clock speed is equal to the number of bits in a word.
If it is 6, then 1/16 will be sufficient. Therefore, the memory device, peripheral circuits, etc. used in the correction circuit need to operate at low speeds, which is advantageous in terms of cost. Furthermore, since it is the words among the code words that have informational meaning, it is reasonable to perform corrections for each word.

次に本発明の実施例について説明する。第２図は、Ｂ　
ＣＨ（６５，５６）　符号で情報ビットが１６ビツトの
ワード単位に構成されて℃・る符号語の、誤シ訂正回路
のブロック図である。衛星放送では、第１図に示すよう
にＡモード、Ｂモードのワードのビット数および区分は
種々であるが、こ＼では説明のため簡単化し、１６ビツ
ト単位の４ワードとして取扱うことにする。１はシンド
ローム演算回路、２（１）〜２（４）は読みとシ専用記
憶装置、３は直並列変換回路、４，８はバッファ、５は
一時記憶装置、６は排他的論理和回路、７はＤ形フリッ
プフロップ、９はラッチ回路である。シンドローム演算
回路１は第６図に示す原始多項式Ｆ　（Ｘ）による割算
回路であって、高次のＡ６□から読みとみ、それぞれの
遅延素子り。−Ｄ５から外部へ６ビツトの多項式表現と
してシンドロームＳ、を出力する。　こ＼で遅延素子り
の回路はシンドロームＳｏをめる回路で、Ｂｏ＝　１の
ときのみシンドロームＳ１は出力される。多項式表現か
ら、指数表現α１のｉをめるには、原始多項式Ｆ　（Ｘ
）が与えられているから、指数表現と多項式表現との対
応表を利用すればよい。しかし、本発明の回路では、あ
らかじめ読みとシ専用記憶装置２に、多項式表現でアド
レスされる番地に、表から対応づけられるビット誤シ位
置に１１″をおき、他のビット位置には°０“なおいた
誤）パターンをかきこんでおく。ただし、誤シバターン
はワードごとに記憶装置２（１）〜２（４）に配分して
かきこむ。Next, examples of the present invention will be described. Figure 2 shows B
FIG. 2 is a block diagram of an error correction circuit for a code word in which information bits are configured in 16-bit word units in the CH(65,56) code. In satellite broadcasting, the number of bits and classification of words in A mode and B mode vary as shown in FIG. 1, but for the sake of simplicity, they will be handled here as four words of 16 bits. 1 is a syndrome arithmetic circuit, 2(1) to 2(4) are reading and storage only storage devices, 3 is a serial/parallel conversion circuit, 4 and 8 are buffers, 5 is a temporary storage device, 6 is an exclusive OR circuit, 7 is a D-type flip-flop, and 9 is a latch circuit. The syndrome arithmetic circuit 1 is a division circuit using the primitive polynomial F (X) shown in FIG. -Outputs the syndrome S from D5 to the outside as a 6-bit polynomial expression. In this case, the circuit including the delay element is a circuit for calculating the syndrome So, and the syndrome S1 is output only when Bo=1. To calculate i of the index expression α1 from the polynomial expression, we use the primitive polynomial F (X
) is given, we can use the correspondence table between exponential expression and polynomial expression. However, in the circuit of the present invention, 11" is placed in advance in the read/write storage device 2 at the bit error position corresponding to the address addressed in the polynomial expression from the table, and °0 is placed in the other bit positions. Write down the pattern (corrected mistakes). However, erroneous Shibata turns are allocated and written word by word to the storage devices 2(1) to 2(4).

第２図１の回路で、誤９訂正動作を説明する。The error 9 correction operation using the circuit shown in FIG. 2 will be explained.

受はされた符号語は、直並列交換回路６と、シンドロー
ム演算回路１とに入る。直並列変換回路６は情報ビット
のみをとおし、それをワード単位に直変列変換し、１６
ビツトのワードとしてバッファ４を介して一時記憶装置
５に格納しておく。一方、シンドローム演算回路１はシ
ンドロームの演算を行ない、１ビツト誤９の場合はシン
ドロームＳ、として多項式表現の６ビツトを出力する。The received code word enters the serial/parallel switching circuit 6 and the syndrome calculation circuit 1. The serial/parallel conversion circuit 6 passes only the information bits and serially converts them in word units.
It is stored in a temporary storage device 5 via a buffer 4 as a word of bits. On the other hand, the syndrome calculation circuit 1 calculates the syndrome, and in the case of a 1-bit error 9, outputs 6 bits of polynomial expression as syndrome S.

この６ビツトによって読みとシ専用記憶装置２（１）〜
２（４ンがアドレスされ、誤りパターンをワードごとに
よみとることができる。These 6 bits allow read and write storage devices 2 (1) to
2(4) are addressed and the error pattern can be read word by word.

そこで逐次ワードごとに両方の記憶装置２（１）〜２（
４）、５からデータをよみとり排他的論理和回路６で訂
正し、再び訂正されたデータをＤ形フリップフロップ７
、バッファ８を介して一時記憶装置も−に、導き１、デ
ータの書きなおしをする。すべてのワードにつき訂正が
終了した後、時間を調節してラッチ回路９を介して外部
へ出力する。Therefore, both storage devices 2(1) to 2(
4) Read the data from 5, correct it in the exclusive OR circuit 6, and send the corrected data again to the D-type flip-flop 7.
, the data is rewritten to the temporary storage device via the buffer 8. After the correction is completed for all words, the time is adjusted and outputted to the outside via the latch circuit 9.

衛星放送においては、符号伝送速度は２０２Ｏ４８／Ｓ
　であるが、１ビツトずつ訂正を行なうとすれば一時記
憶装置への入力、訂正のために読みだし、訂正後の書き
こみ、時間調節後の読みだしと４つの処理を行なうため
８．１９ツＭｌ）／Ｓで訂正回路の動作を行なわなけれ
ばならない。In satellite broadcasting, the code transmission speed is 202O48/S
However, if we were to correct one bit at a time, we would need 8.19 steps to perform four processes: input to temporary storage, reading for correction, writing after correction, and reading after time adjustment. The operation of the correction circuit must be performed by Ml)/S.

本発明ではクロック速度としてはこの１／１６　ですむ
ことになる。In the present invention, the clock speed can be reduced to 1/16 of this.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、衛星放送のＰＣＭ副搬送方式のＡモード、Ｂ
モードのビット配分を示す図、第２図は本発明の一実施
例を示す図、第３図はシンドローム演算回路の１例を示
す図　である。 １・・・シンドローム演算回路、２（１）〜２（４）・
・・読みとシ専用記憶装置、３・・・直並列変換回路、
４．８・・・バッファ、５・・・一時記憶装置、６・・
・排他的論理和回路、７・・・Ｄ形フリップフロップ、
９・・・ラッチ回路。 特許出願人　日本電気ホームエレクトロニクス株式会社
代理人　弁理士　佐藤秋比古 手続補正書Figure 1 shows A mode and B mode of the PCM subcarrier system of satellite broadcasting.
FIG. 2 is a diagram showing an embodiment of the present invention, and FIG. 3 is a diagram showing an example of a syndrome calculation circuit. 1...Syndrome calculation circuit, 2(1) to 2(4).
・・Storage device for reading and reading, 3.・Series/parallel conversion circuit,
4.8... Buffer, 5... Temporary storage device, 6...
・Exclusive OR circuit, 7...D type flip-flop,
9...Latch circuit. Patent Applicant NEC Home Electronics Co., Ltd. Agent Patent Attorney Akihiko Sato Procedural Amendment

【方式】【method】

昭和５８年１２月２日 特許庁長官　若杉和夫　殿 １、２１１件の表示 昭和５８年　特許　願第１４５８８７号２、発′Ｊ′１
Ｆ）＄称　ワード単位の誤シ訂正回路３、補正をする者 事件との関係　特許出願人 ４・代理人７．。ア ８゛補１′）内８　別紙のとおシDecember 2, 1980 Director-General of the Patent Office Kazuo Wakasugi 1, 211 Displays 1988 Patent Application No. 145887 2, Issued 'J'1
F) $ name Word unit error correction circuit 3, relationship with the person making the amendment case Patent applicant 4/attorney 7. . A8゛Supplement 1') Part 8 Instructions on attached sheet

Claims (1)

【特許請求の範囲】[Claims] ブロック内の情報ビットが数組のワードとして配列され
ている単−誤シ訂正・二重誤シ検出ＢＣＨ符号の誤）訂
正回路において、受信される符号語から情報ビット列を
ワード単位に直並列変換して一時かきこみを行なう記憶
装置と、受信符号語からシンドロームを多項式表現とし
て出力するシンドローム演算回路と、誤りパターンがワ
ード単位に配分してかきこまれてあって、前記シンドロ
ーム演算回路の出力によってアドレスされる読みとシ専
用記憶装置と、ワードビット数の排他的論理和回路とを
備え、シンドローム演算終了後、前記の２記憶装置から
ワードごとにデータを読みだし、排他的論理和回路によ
り誤シ訂正を行なうことを特徴とする前記１ｊＯＨ符号
のワード単位の誤シ訂正回路。In a single error correction/double error detection BCH code error correction circuit in which information bits in a block are arranged as several sets of words, information bit strings are serial-parallel converted word by word from a received code word. a storage device that temporarily writes the syndrome, a syndrome arithmetic circuit that outputs the syndrome from the received code word as a polynomial expression; It is equipped with a storage device dedicated to read and write data, and an exclusive OR circuit for the number of word bits, and after the syndrome calculation is completed, the data is read word by word from the two storage devices, and the exclusive OR circuit is used to eliminate the erroneous signal. A word-by-word error correction circuit for the 1jOH code, characterized in that it performs correction.