JPS6035823A - Integrated circuit device - Google Patents
Integrated circuit deviceInfo
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- JPS6035823A JPS6035823A JP58144254A JP14425483A JPS6035823A JP S6035823 A JPS6035823 A JP S6035823A JP 58144254 A JP58144254 A JP 58144254A JP 14425483 A JP14425483 A JP 14425483A JP S6035823 A JPS6035823 A JP S6035823A
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- signal lines
- switching element
- signal
- switching elements
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
Landscapes
- Microcomputers (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は、たとえばワンチップマイクロコンピュータな
どの大規模集積回路などの集積回路装置に関する。TECHNICAL FIELD The present invention relates to integrated circuit devices such as large scale integrated circuits such as one-chip microcomputers.
背景技術
このような集積回路装置では、端子数を可及的に減少す
ることが望まれる。それにもかかわらず大規模集積回路
によって実現されるワンチップマイクロコンピュータで
は、内部にインストラクションデータバスを有してお秒
、データバスの各ラインに個別的に接続された端子にイ
ンストラクション信号を導出することによって、マイク
ロコンピュータの動作試験を行なっている。このよう女
先行技術では、たとえばデータバスのライン数が８ビツ
トであるときには、電源用の端子を含めると全ての端子
数は少なくとも１０必要である。BACKGROUND ART In such integrated circuit devices, it is desired to reduce the number of terminals as much as possible. Nevertheless, a one-chip microcomputer realized by a large-scale integrated circuit has an internal instruction data bus and is capable of deriving instruction signals to terminals individually connected to each line of the data bus. Microcomputer operation tests are carried out by In this prior art, for example, when the number of lines of the data bus is 8 bits, the total number of terminals including power supply terminals must be at least 10.
目 的
本発明の目的は、端子数をさらに低減することができる
ようにした改良された集積回路装置を提供することであ
る。OBJECT It is an object of the present invention to provide an improved integrated circuit device that allows the number of terminals to be further reduced.
実施例
第１図は、本発明の一実施例の簡略化したブロック図で
ある。大規模集積回路内にはマイクロプロセッサ１が設
けられる。このマイクロプロセッサ１内にはインストラ
クションデコーダ２が備えられる。インストラクション
レコーダ２ｉｄ複数（この実施例では８）の３ａ〜３ｈ
が接続される。Embodiment FIG. 1 is a simplified block diagram of one embodiment of the present invention. A microprocessor 1 is provided within the large scale integrated circuit. An instruction decoder 2 is provided within the microprocessor 1. Instruction recorder 2id plurality (8 in this example) 3a to 3h
is connected.
これらのライン３ａ〜３ｈは、マルチプレクサ４に接続
される。マルチプレクサ４は、信号ライン５ａ〜５ｄを
介してこの大規模集積回路の端子６ａ〜６ｄに接続され
る。端子６ａ〜６ｄは、外部機器と接続することができ
る。マルチプレクサ４には、信号源７からパルスが与え
られる。These lines 3a-3h are connected to a multiplexer 4. The multiplexer 4 is connected to the terminals 6a-6d of this large-scale integrated circuit via signal lines 5a-5d. The terminals 6a to 6d can be connected to external equipment. Multiplexer 4 is supplied with pulses from signal source 7 .
第２図はマルチプレクサ４の具体的構成を示す電気回路
図である。マルチプレクサ４では信号ライン３ａ〜３ｄ
とからの信号をライン５ａ〜５ｄに送出するスイッチン
グ素子８ａ〜８ｄがそれぞれ介在されている。また信号
ライン３０〜３ｈから信号ライン５ａ〜５ｄに信号を送
出するためにスイッチング素子９ｅ〜９ｈが介在されて
いる。FIG. 2 is an electrical circuit diagram showing a specific configuration of the multiplexer 4. As shown in FIG. In the multiplexer 4, the signal lines 3a to 3d
Switching elements 8a to 8d are interposed for sending signals from and to lines 5a to 5d, respectively. Further, switching elements 9e to 9h are interposed to send signals from the signal lines 30 to 3h to the signal lines 5a to 5d.
信号ライン５ａ〜５ｄからの信号を信号ライン３ａ〜３
ｄに送出するために、スイッチング素子１０ａ〜１０ｄ
が接続されており、また信号ライン５ａ〜５ｄから信号
ライン３８〜３ｈに送出するためにスイッチング素子ｌ
ｉｅ〜ｌｌｈが接続される。The signals from signal lines 5a to 5d are transferred to signal lines 3a to 3.
d, switching elements 10a to 10d
are connected, and switching elements l are connected to the signal lines 5a to 5d to signal lines 38 to 3h.
ie to llh are connected.
第３図（１）はスイッチング素子８ａの具体的な構成を
示し、第３図（２）はその構成を信号で表わした図であ
る。Ｎチャネル金属酸化膜半導体電界効果トランジスタ
１２．１３と、Ｐチャネル金属酸化膜半導体電界効果ト
ランジスタ１４．１５とが直列に接続されている。この
スイッチング素子８ａではクロック信号９６１と入出力
モード切換信号ＴＳとが用いられる。FIG. 3(1) shows a specific configuration of the switching element 8a, and FIG. 3(2) is a diagram representing the configuration using signals. An N-channel metal oxide semiconductor field effect transistor 12.13 and a P-channel metal oxide semiconductor field effect transistor 14.15 are connected in series. This switching element 8a uses a clock signal 961 and an input/output mode switching signal TS.
第４図（１）はスイッチング素子９ｅの具体的な構成を
示し、第４図（２）はその構成を記号で表わした図であ
る。Ｎチャネル金属酸化膜半導体電界効果トランジスタ
１６．１７とＰチャネル金属酸化膜半導体電界効果トラ
ンジスタ１８．１９とが直列に接続されており、クロッ
ク信号量２と入出力モード切換信号ＴＳとが用いられる
。FIG. 4(1) shows a specific configuration of the switching element 9e, and FIG. 4(2) is a diagram representing the configuration with symbols. An N-channel metal oxide semiconductor field effect transistor 16.17 and a P-channel metal oxide semiconductor field effect transistor 18.19 are connected in series, and a clock signal amount 2 and an input/output mode switching signal TS are used.
第５図（１）はスイッチング素子１０ａの具体的な構成
を示し、第５図（２）はその構成を記号で表わした図で
ある。Ｎチャネル金属酸化膜半導体電界効果トランジス
タ２０．２１とＰチャネル金属酸化膜半導体電界効果ト
ランジスタ２２．２３とが直列に接続されており、クロ
ック信号量１と入出力モード切換信号ＴＳの反転された
信号ＴＳとが用いられる。FIG. 5(1) shows a specific configuration of the switching element 10a, and FIG. 5(2) is a diagram representing the configuration with symbols. An N-channel metal oxide semiconductor field effect transistor 20.21 and a P-channel metal oxide semiconductor field effect transistor 22.23 are connected in series, and a clock signal amount 1 and an inverted signal of the input/output mode switching signal TS are connected in series. TS is used.
第６図（１）はスイッチング素子ｌｉｅの具体的な構成
を示し、第６図（２）はその記号を示す。Ｎチャネル金
属酸化膜半導体電界効果トランジスタ２４ｙ２５とＰチ
ャネル金属酸化膜半導体電界効果トランジスタ２６．２
７とが直列に接続されており、クロック信号量２と入出
力モード切換信号ＴＳの反転信号ＴＳとが用いられる。FIG. 6(1) shows a specific configuration of the switching element lie, and FIG. 6(2) shows its symbol. N-channel metal oxide semiconductor field effect transistor 24y25 and P-channel metal oxide semiconductor field effect transistor 26.2
7 are connected in series, and the clock signal amount 2 and the inverted signal TS of the input/output mode switching signal TS are used.
信号源７はクロック信号量１を第７図（１）で示される
ように導出し、またクロック信号９！ｆ２を第７図（２
）で示されるように導出し、さらにまだ入出力モード切
換信号ＴＳを第７図（３）で示されるように導出し、そ
の論理処理を行なって＄Ｉ Ｔ Ｓ 、 ｐ。The signal source 7 derives the clock signal amount 1 as shown in FIG. 7(1), and also derives the clock signal 9! f2 in Figure 7 (2
), the input/output mode switching signal TS is derived as shown in FIG. 7(3), and the logical processing is performed to obtain $IT S,p.
９６２’ｒｓ ダ２ＴＳ 、ダ１下■、ダ１下ｉおよび
＄２ＴＳ、５２ｒ２ＴＳ を発生してスイッチング素子
８〜１１に与える。ここでスイッチング素子８ａ〜８ｄ
は同一の構成を有し、スイッチング素子９ｅ〜９ｈ・は
同一の構成を有し、さらにまたスイッチング素子１０ａ
〜１０ｄは同一の構成を有し、スイッチング素子１１０
〜ｌｌｈは同一の構成を有する。入出力モード切換信号
ＴＳがＨレベルのとき、スイッチング素子１０ａ、９ｅ
はノ１イインピーダンス状態となり、スイッチング素子
８ａ。962'rs da2TS, da1 lower ■, da1 lower i, $2TS, 52r2TS are generated and applied to switching elements 8-11. Here, switching elements 8a to 8d
have the same configuration, switching elements 9e to 9h have the same configuration, and switching element 10a has the same configuration.
~10d have the same configuration, and the switching element 110
~llh have the same configuration. When the input/output mode switching signal TS is at H level, the switching elements 10a and 9e
becomes a zero impedance state, and the switching element 8a.
９ｅはアクティブ状態となる。ここでクロック信号量１
がハイレベルであるときスイッチング素子８ａがアクテ
ィブ状態であり、スイッチング素子９ｅはホールド状態
となるけれども、スイッチング素子８ａ９ｅはライン５
ａに接続されているので、スイッチング素子８ａの状態
がライン５ａに導出される。クロック信号量１がＬレベ
ルになると、上述の状態がホールドされる。9e becomes active. Here, clock signal amount 1
When is at a high level, the switching element 8a is in the active state, and the switching element 9e is in the hold state;
Since it is connected to line 5a, the state of switching element 8a is led out to line 5a. When the clock signal amount 1 becomes L level, the above-mentioned state is held.
その後、クロック信号量２が／１イレベルになると、ス
イッチング素子９ｅがアクティブとなり、スイッチング
素子８ａはホールド状態となる。したがってスイッチン
グ素子８ａの状態がライン５ａに導出される。こうして
残余のライン５ｂ〜５ｄに関しても同様である。Thereafter, when the clock signal amount 2 reaches the /1 level, the switching element 9e becomes active and the switching element 8a enters the hold state. The state of switching element 8a is therefore derived on line 5a. The same applies to the remaining lines 5b to 5d.
入出力モード切換信号ＴＳがＬレベルのときスイッチン
グ素子８ａ 、９ｅはノーイインピーダンス状態となり
、スイッチング素子１０ａ、ｌｉｅがアクティブ状態と
なる。そこでクロック信号ダ１がＨレベルであれば、ス
イッチング素子１０ａがアクティブ状態となりスイッチ
ング素子ｌｉｅはホールド状態となる。クロック信号ダ
２がＨレベルになると、スイッチング素子１０ａはホー
ルド状態となり、スイッチング素子ｌｉｅはアクティブ
状態となる。残余のライ１５ｂ〜５ｄに関しても同様で
ある。こうして出力端子６ａ〜６ｄの入力状態は第７図
（５）で示されるようになる。しだがって出力端子６ａ
〜６ｄでは第７図（６）で示されるように入出力モード
切換信号ＴＳがＨレベルであるとき出力動作が行なわれ
、Ｌレベルであるとき入力動作が行なわれ、各入出力状
態時クロック信号１１．９６２によって端子６ａ〜６ｄ
に接続されるライン３ａ〜３ｈが切換わりタイムシェア
リング動作が行なわれる。When the input/output mode switching signal TS is at L level, the switching elements 8a and 9e are in a no-impedance state, and the switching elements 10a and lie are in an active state. Therefore, when the clock signal DA1 is at H level, the switching element 10a becomes active and the switching element lie enters the hold state. When the clock signal DA2 goes to H level, the switching element 10a goes into a hold state, and the switching element lie goes into an active state. The same applies to the remaining lies 15b to 5d. In this way, the input states of the output terminals 6a to 6d become as shown in FIG. 7(5). Therefore, the output terminal 6a
-6d, as shown in FIG. 7(6), an output operation is performed when the input/output mode switching signal TS is at H level, an input operation is performed when it is at L level, and the clock signal is set in each input/output state. Terminals 6a-6d by 11.962
The lines 3a to 3h connected to each other are switched to perform a time sharing operation.
本発明は集積回路のインストラクションデータの試験の
ために実施することができるだけでなく、集積回路の内
部に複数の信号ラインが設けてあり、端子はその信号ラ
インの数よりも少ない数であるときに広く一般的に実施
することができる。The present invention can be implemented not only for testing instruction data of an integrated circuit, but also when a plurality of signal lines are provided inside the integrated circuit and the number of terminals is less than the number of signal lines. It can be implemented widely and generally.
効果
以上のように本発明によれば集積回路内に複数の信号ラ
インが設けであるときその信号ラインの数よりも少ない
端子数で各信号ラインからの信号を入力まだは出力の少
なくともいずれか一方を行なうことが可能に々る。Effects As described above, according to the present invention, when a plurality of signal lines are provided in an integrated circuit, the signal from each signal line can be input or output at least with the number of terminals smaller than the number of signal lines. It is possible to do this.
第１図は本発明の一実施例のブロック図、第２図はマル
チプレクサ４の具体的構成を示す電気回路図、第３図は
スイッチング素子８ａを説明するだめの図、第４図はス
イッチング素子９ｅを説明するだめの図、第５図はスイ
ッチング素子１０ａを説明するための図、第６図はスイ
ッチング素子ｌｉｅを説明するための図、第７図は上述
の実施例の動作を説明するだめの波形図である。
１・・・処理回路、２・・・インストラクションデコー
ダ、３ａ〜３ｈ、５ａ〜５ｄ・・・信号ライン、４・・
・マルチプレクサ、６ａ〜６ｄ・・・端子、７・・・信
号源、８ａ〜８ｄ、９ｅ〜９ｈ、１０ａ〜ｌＯｄ、１１
ｅ〜ｌｌｈ・・・スイッチング素子
代理人 弁理士 西教圭一部
第１図
第３図
１０ａ
第５図
第４図
第６図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is an electric circuit diagram showing a specific configuration of the multiplexer 4, FIG. 3 is a diagram for explaining the switching element 8a, and FIG. 4 is a diagram showing the switching element 8a. 9e, FIG. 5 is a diagram to explain the switching element 10a, FIG. 6 is a diagram to explain the switching element lie, and FIG. 7 is a diagram to explain the operation of the above embodiment. FIG. DESCRIPTION OF SYMBOLS 1... Processing circuit, 2... Instruction decoder, 3a-3h, 5a-5d... Signal line, 4...
・Multiplexer, 6a to 6d...terminal, 7...signal source, 8a to 8d, 9e to 9h, 10a to lOd, 11
e~llh... Switching element agent Patent attorney Kei Nishi Part Figure 1 Figure 3 Figure 10a Figure 5 Figure 4 Figure 6
Claims (1)
と、 前記信号ラインの数よりも少ない数の端子と、信号ライ
ンと端子との間に介在され、複数の信号ラインを共通の
端子に接続し、制御信号によって導通、遮断するスイッ
チング素子と、スイッチング素子に制御信号を与え、端
子に共通に接続される複数のスイッチング素子を１つづ
つずらして導通する制御信号発生手段とを含むことを特
徴とする集積回路装置。[Scope of Claims] A processing circuit that performs information processing and has a plurality of signal lines, a terminal whose number is smaller than the number of the signal lines, and a processing circuit which is interposed between the signal lines and the terminal and which has a plurality of signal lines. a switching element that is connected to a common terminal and conducts or disconnects in response to a control signal; and a control signal generating means that applies a control signal to the switching element and shifts the plurality of switching elements that are commonly connected to the terminal one by one to conduct. An integrated circuit device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144254A JPS6035823A (en) | 1983-08-05 | 1983-08-05 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144254A JPS6035823A (en) | 1983-08-05 | 1983-08-05 | Integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035823A true JPS6035823A (en) | 1985-02-23 |
Family
ID=15357819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144254A Pending JPS6035823A (en) | 1983-08-05 | 1983-08-05 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035823A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165665A (en) * | 2004-12-02 | 2006-06-22 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
-
1983
- 1983-08-05 JP JP58144254A patent/JPS6035823A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165665A (en) * | 2004-12-02 | 2006-06-22 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
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