JPS6034823B2 - 半導体集積化記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は高密度化に適した半導体集積化記憶装置に関す
るものである。

ＭＩＳ構造（Ｍとしてはポリシリコン等も含む）ダイオ
ードの寄生容量に蓄積する電荷を利用したメモリセルは
、複数のトランジスタをラツチ構成したメモリセルより
も低消費電力化、高密度化が容易である。

特にメモリセル１つあたりに１つのＭＩＳ構造ダイオー
ドと１つの絶縁ゲート型トランジスタ（以下ＭＩＳ（Ｍ
としてはポリシリコン等も含む）トランジスタという）
を用いて実現する形式のものは、これらのＭＩＳ構造ダ
イオードの寄生容量に蓄積する電荷を利用したメモリセ
ルの中でも高密度化に秀れているため、大容量の半導体
集積化記憶装置によく使われている。しかし、この形式
の半導体集積化記憶装置では、各メモリセルあたりに電
荷蓄積用のＭＩＳダイオードの領域と絶縁隔離領域以外
に、少なくとも１つのＭＩＳトランジスタの領域と、こ
の肌Ｓトランジス外こよって前記ＭＩＳ構造ダイオード
に接続されるディジット線の領域とが必要でであった。

そして更にディジット線としてＭＩＳトランジスタのソ
ース・ドレィン拡散層と同じような拡散層を用いる場合
であれば、この拡散層への配線領域が必要となるが、こ
の配線領域は半導体集積化記憶装置において無視し得な
い面積を占めていた。ディジット線としてこうした拡散
層以外の層を用いる場合は、コンタクトホールの領域が
必要となるがこのコンタクトホール領域は、目合わせ余
裕のためやはり相当の面積を占めた。そのため、従来の
１つのＭＩＳ構造ダイオードと１つのＭＩＳトランジス
タを用いた形式のメモリセルでは高密度化に限界があっ
た。本発明の目的は、メモリセル１つあたりの占有面積
が小さく、まご‘こ電荷蓄積用のＭＩＳ構造ダイオード
領域と絶縁領域だけですみ、高密度化，量産化が容易な
半導体集積化記憶装置を提供することである。

本発明による半導体集積化記憶装置は、第１導電型半導
体基板表面の一部領域に形成したアドレス線もしくはア
ドレス線へのりード線を兼用する第２導電型層と、この
第２導電型層の一部表面に形成した薄い絶縁体層と、こ
の薄い絶縁対層表面に形成したデイジット線もしくはデ
イジツト線へのりード線を兼用する導電体層を、備えた
ことを特徴としている。

本発明において、２進情報はＭＩＳ構造ダイオードを構
成する第２導電型層に形成される反転層の寄生容量に電
荷を貯蔵させるか杏かによって記憶させる。

すなわち、前記ＭＩＳ構造ダイオードはその表面側電極
と前記第２導電型層の電位を適当な関係に保つことより
前記反転層を形成することが出来るが、この反転層に第
１導電型電荷担体を貯めるか否かによって２進情報を記
憶させるわけである。本発明において、読み出し動作は
アドレス線を通してもし〈は直接に前記第２導電型層に
バイアスを加えることにより、前記第１導電型半導体基
板、前記反転しないでいる第２導電型層および前記反転
層の間でバィポーラトランジスタ動作を起し、該反転層
に第１導電型電荷担体を注入することによって行なう。

この時、該反転層の電位は、それ以前に第１導電型電荷
担体を貯めていたか杏かで振舞いが異なるので、これを
前記表面側電極を通して読み出すわけである。書き込み
動作は、前記読み出し動作をした後に、前記表面側電極
と前記第２導電型層の間の電位を適当な関係にすること
により、前記反転層を形成したり消去したりできること
を利用する。

反転層を消去した場合には、読み出し動作で反転層に注
入された第１導電型電荷担体は反転しないでいる第２導
電型層を通して前記第１導電型半導体基板へと流出して
しまい、空の反転層を形成できる。反転層を形成した場
合には、読み出し動作で反転層に注入された第１導電型
電荷担体をそのまま貯えた反転層を形成できる。このよ
うにして２進情報を書き込むわけである。次に図面を参
照しながら本発明において採用した構造の詳細およびそ
の動作説明する。

第１図は本発明の１実施例についてメモリセル部分の構
造を示した断面図である。

この実施例は、Ｎ型半導体基板１１，該半導体基板表面
に形成したＰ型拡散層１２（以下Ｐウェルという）、該
Ｐゥェル表面に形成したＭＩＳ構造ダイオードの表面側
電極を構成する導電体層１３，ＭＩＳ構造を構成する薄
い絶縁体層１４，該Ｐゥェルに接続しアドレス線として
働くＰ型低抵抗埋め込み層１５，絶縁隔離領域を形成す
る厚いフィールド絶縁膜１６から構成されている。ここ
で、ディジット線は導電体層１３が兼ねており、Ｐウヱ
ル１２，薄い絶縁体層１４，導電体層１３，とで構成さ
れるＭＩＳ構造ダイオードの閥値電圧はＩＶ程度になる
ように作られている。第２図は第１図のメモリセルの動
作を簡便に説明するために用意した等価回路である。

第１図のＮ型基板１１，Ｐウェル１２の反転層以外の部
分およびＰウェル表面に形成される反転層１７によって
、第２図に示すＮＰＮトランジスタのェミッタ電極２１
，ベース電極２２，コレクタ電極２７がそれぞれ形成さ
れる。第１図の導電体層１３，薄い絶縁体層１４，Ｐウ
ェル表面に形成される反転層，によって第２図に示す容
量２４が構成される。デイジット線２３及びアドレス線
２５はそれぞれ第１図の導電体層１３及びＰ型埋め込み
層１５に対応する。第３図、第１図のメモリセルの深さ
方向の電位分布を、情報貯蔵時ａ，ｂ、読み出し時ｃ，
ｄ、書き込み時ｅ，ｆ、のそれぞれ各時点において示し
た模式図である。

本図では第１図のＮ型基板１１が本図の３１に、Ｐゥヱ
ル１２の反転層以外の部分が３２に、Ｐウェル表面に形
成される反転層が３７に、表面側電極１３が３３に、薄
い絶縁体層１４が３４に、それぞれ対応している。例え
ば、Ｎ型基板が３ １を十５Ｖに固定しておき、表面側
電極を十５Ｖ、ＰウェルをＯＶに保持した情報貯蔵時を
考えると、第１図のメモリセルを構成するＭＩＳダイオ
ードはＩＶ程度の閉館電圧を持っているため、Ｐゥェル
の表面に反転層が形成される。

この反転層が空の場合には、第３図ａのように空の反転
層が形成され、反転層の電位は十５Ｖに近い値となる。
反転層に電子が満ちている場合には、第３図ｂのように
電子がＰゥェル表面に局在している状態になり、反転層
の電位はＯＶに近い値となる。第１図のメモリセルにお
いて２進情報は、第３図ａのように反転層が空もしくは
ほとんど空の状態にあるか、第３図ｂのように反転層が
電子で満ちているかもしくはほとんど満ちている状態に
あるか、によって記憶する。

読み出し動作は次の手順によって行なわれる。

まず全てのディジット線、すなわち全ての表面側電極３
３を５Ｖから１０Ｖに変えたのち、これらを感知増幅器
に接続して浮いた状態にしておく。この時、各メモリセ
ルの反転層の電位は反転層が空の場合には十１０Ｖ位と
なり、電子で満ちている場合は十５Ｖ位になる。その後
、読み出すべきメモリセルにつながったアドレス線に第
３図ｃまたはｄのよまうに約６Ｖの電圧を印加する。こ
の場合、Ｎ型基板３１は５Ｖであるから、反転層，Ｐウ
ヱル，の反転層以外の部分Ｎ型基板は第２図に示される
ようなＮＰＮトランジスタを構成し、さらにベース電極
が順方向にバイアスされた状態になる。このためェミッ
タ電極であるＮ型基板からベース電極であるＰウヱルの
反転層以外の部分へ電子が注入される。第３図ａのよう
に反転層が空の場合には、第３図ｃのようにＰウェルの
反転層以外の部分へ注入された電子が反転層へ流れ込み
、反転層の電位が十１０Ｖ位から十５Ｖ位まで変化する
。

第３図ｂのように反転層が電子で満ちていた場合には、
第３図ｄのように、上記のような電子の流れ込みは生ぜ
ず、反転層の電位も十５Ｖ位のままでほとんど変化しな
い。これら反転層における電位変化は、第２図のコレク
タ電極２７の変化とみられるのでー容量２４，ディジッ
ト線２３を通して感知増幅器へと伝えられ、メモリセル
内にあった２進情報が読み出される。

これらの動作は上述の６Ｖ位を印加したアドレス線につ
ながる全てのメモリセルに対して並列に行なわれるので
、読み出すべきメモリセルの内容だけ選び出せば読み出
すべきメモリセル内の２進情報が読み出されたことにな
る。こののち、今の読み出しでメモリセル内から失なわ
れた２進情報を次に記す書き込み動作を実施して再書き
こみすることにより、読み出し動作が完了する。

書き込み動作は次の手順によって行なわれる。

まず前記読み出し動作のうち再書き込みする前までの動
作を、２値情報を書き込むべきメモリセルおよびそれと
同じアドレス線につながった全てのメモリセルに対して
行う。これにより、このアドレス線につながる全てのメ
モリセルの反転層が電子に満ちている状態になり、それ
らのメモリセル内にあった２進情報が感知増幅器に一時
的に貯められたことになる。次に、反転層を空にすべき
メモリセルにつながるデイジット線を５Ｖに、反転層に
電子を満たすべきメモリセルにつながるディジット線を
１０ Ｖにして、前記の書き込むべきメモリセルにつな
がったアドレス線を５Ｖ｝こする。こうすると、反転層
を空にすべきメモリセルの電位分布は第３図ｅのように
なり、反転層は消滅して、それまで反転層にあった電子
はＮ型基板へと流出する。一方、反転層に電子を満すべ
きメモリセルの電位分布は第３図ｆのよううになり、反
転層には依然として電子が満ちたままになる。こののち
、前記書き込むべきメモリセルにつながったアドレス線
を十ＯＶにし、全てのデイジット線を十５Ｖ‘こするこ
とにより第３図ａ，ｂの貯蔵状態となる。この書き込み
動作によって、２進情報を書き込むべきメモリセルはそ
の書き込むべき情報に従って書き換えられる。一方、２
進情報を書き込むべきメモリセルと同じアドレス線につ
ながった他のメモリセルは、この書き込み動作前半に読
み出された２進情報に従って再書き込みされる。記憶装
置においては、読み出し書き込み動作が行なわれるメモ
リセル以外のメモリセルでは、その内容がこれらの動作
に関係なく保存されなければならない。

前述の実施例の場合には、読み出し書き込み動作が行な
われないメモリセルにつながるアドレス線は、第３図ａ
，ｂに示すように、ＯＶに保存されている。

一方、ディジット線は、読み出し、書き込み動作が行な
われるメモリセルと同機に、第３図ｃ〜ｆに示すように
、十１０Ｖか十５Ｖの電位をとる。そのため、読み出し
書き込み動作が行なわれないメモリセルは最悪の条件で
もゲート電極とＰウェル間の電位差が５Ｖ以上に保たれ
ているので、メモリセルの内容すなわち反転層の状態は
読み出し書き込みの影響を受けない。読み出し動作のと
きにディジット線が浮いている状態になることがあるが
、この時でもデイジット線は１０Ｖ近くの値で浮いてい
るため、５Ｖ以下に下げることはない。本発明の構造は
、前述の実施例（第１図）でもわかるように、メモリセ
ル１つあたりの面積は電荷蓄積用のＭＩＳ構造ダイオー
ドと絶縁領域だけで決まっており、極めて小さな面積の
中に多数個集積することが可能である。

そのため、従来の構造のメモリセルよりも容易に高密度
化が達成できる。本発明の構造を用いると、メモリセル
と同じチップ上に通常のＭＩＳトランジスタを容易に形
成できるため、メモリセルと共に周辺回路も含めた集積
化が容易にできる。

以上、本発明の構造とその動作原理を説明するため、第
１図に主要構造を示した実施の一例を用い、ＭＩＳダイ
オードの関値電圧を仮にＩＶ位とし、動作電圧としては
第３図に示したように０，５，１０Ｖを用いた。

しかし、本発明の実施態様はそれらの例に限られるもの
ではなく、メモリセルの構成には変形も当然あるし、Ｍ
ＩＳダイオードの閥値電圧や動作電圧もまたこれに限ら
れるわけではない。他の構造や、導電性を使ったものや
、他の電圧の組み合わせを使ったものも可能である。例
えば前記実施例で用いた０，５，１０Ｖという電圧につ
いても、それら相互の電位差を保持したまま共に一５Ｖ
ずつずらし−５，０，十５Ｖ‘こするなどしても一向に
構わない。第４図は本発明の他の実施例についてメモリ
セル部分の構造を示した断面図である。

この実施例は、Ｎ型半導体基板４１、該半導体基板表面
に形成したＰウェル４２、該Ｐウェル表面に形成したＭ
ＩＳ構造ダイオードの表面側電極を構成する導電体層４
３、ＭＩＳ構造を実現する薄い絶縁体層４４、及び絶縁
隔離領域を形成するフィールド絶縁層１６とから構成さ
れており、第１図の実施例とは、フィールド絶縁層の形
とアドレス線もしくはアドレス線へのりード線を低抵抗
化しようとする埋め込み層第１図の１５）が略されてい
る点とが違っているが、第１図の実施例と全く同様にし
て動作させることが出来る。さて、以上例示した実施例
では、仮に第１導電型をＮ型としてまた第２導電型をＰ
型として説明してきた。

しかし、これは逆であってもさしつかえない。また、第
１導電型半導体基板表面の一部領域に第２導電型層を形
成する手段として拡散による例を示したが、これもまた
拡散でなければならぬが必然性はない。

例えばイオン注入によっても何らごしつかえないし、も
し必然であるならば選択ェピタキシャルによっても一向
に構わない。導電体もまた金属である必要はなく、例え
ば導電性を充分に具備せしめた半導体であってもよし、
。

半導体もまたシリコンのような単体のものである必然性
はなく、化合物半導体のようなものでもかまわないし、
強いて云えば無機物である必然性もない。またその結晶
性についても特定することを要しない。単結晶が有用で
あることはもちろんであるが、多結晶であってもよいし
非晶質もまた有効である。絶縁体もまた広い選択の幅を
有する。

例えばシリコン酸化物やシリコン窒化物などが一般的で
あり使いやすいが、これに固執する必然性はない。山一
Ｖ族化合物半導体を用いるようなときは、そのネィテイ
ブ・オキサィド等もまた有用である。

【図面の簡単な説明】

第１図は本発明の１実施例についてメモリセル部分の構
造を示した断面図である。 この実施例はＮ型半導体基板１１、該半導体基板に形成
したＰ型拡散層１２、該Ｐ型拡散層表面に形成したＭＩ
Ｓ構造ダイオードの表面側電極でありディジット線もし
くはディジット線へのりード線をも兼ねる導電体層１３
、ＭＩＳ構造を構成する薄い絶縁体層１４、Ｐ型拡散層
１２に連続するように形成したアドレス線もしくはアド
レス線へのり−ド線として働くＰ型埋め込み層１５、絶
縁隔離領域を形成する厚いフィールド絶縁膜１６、Ｐ型
拡散層表面に形成される反転層１７、から構成される。
第２図は第１図のメモリセルの動作を簡便に説明するた
めに用意した等価回路で、Ｎ型基板１１、Ｐ型拡散層１
２、Ｐ型拡散表面に形成される反転層によってＮＰＮト
ランジスタのェミッタ電極２１、ベース電極２２、コレ
クタ電極２７が構成され、ＭＩＳ構造ダィオード‘こよ
って容量２４が構成される。 第３図は第１図のメモリセルの動作を説明するためのも
ので、該メモリセルの深さ方向の電位分布を表わす模式
図である。 第４図は本発明の他の実施例であるメモリセルの構造を
示す断面図である。 オー図 才２図 才３図 才４図

Claims (1)

【特許請求の範囲】
1. １ 第１導電型半導体基板表面の一部領域に形成したア
   ドレス線もしくはアドレス線へのリード線を兼用する第
   ２導電型層と、この第２導電型層の一体層表面に形成し
   た薄い絶縁体層と、この薄い絶縁体層表面に形成したデ
   イジツト線もしくはデイジツト線へのリード線を兼用す
   る導電体層を備えたことも特徴とする半導体集積化記憶
   装置。