JPS6034823B2 - 半導体集積化記憶装置 - Google Patents
半導体集積化記憶装置Info
- Publication number
- JPS6034823B2 JPS6034823B2 JP53146200A JP14620078A JPS6034823B2 JP S6034823 B2 JPS6034823 B2 JP S6034823B2 JP 53146200 A JP53146200 A JP 53146200A JP 14620078 A JP14620078 A JP 14620078A JP S6034823 B2 JPS6034823 B2 JP S6034823B2
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- JP
- Japan
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- layer
- memory cell
- inversion layer
- conductivity type
- type
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は高密度化に適した半導体集積化記憶装置に関す
るものである。
るものである。
MIS構造(Mとしてはポリシリコン等も含む)ダイオ
ードの寄生容量に蓄積する電荷を利用したメモリセルは
、複数のトランジスタをラツチ構成したメモリセルより
も低消費電力化、高密度化が容易である。
ードの寄生容量に蓄積する電荷を利用したメモリセルは
、複数のトランジスタをラツチ構成したメモリセルより
も低消費電力化、高密度化が容易である。
特にメモリセル1つあたりに1つのMIS構造ダイオー
ドと1つの絶縁ゲート型トランジスタ(以下MIS(M
としてはポリシリコン等も含む)トランジスタという)
を用いて実現する形式のものは、これらのMIS構造ダ
イオードの寄生容量に蓄積する電荷を利用したメモリセ
ルの中でも高密度化に秀れているため、大容量の半導体
集積化記憶装置によく使われている。しかし、この形式
の半導体集積化記憶装置では、各メモリセルあたりに電
荷蓄積用のMISダイオードの領域と絶縁隔離領域以外
に、少なくとも1つのMISトランジスタの領域と、こ
の肌Sトランジス外こよって前記MIS構造ダイオード
に接続されるディジット線の領域とが必要でであった。
ドと1つの絶縁ゲート型トランジスタ(以下MIS(M
としてはポリシリコン等も含む)トランジスタという)
を用いて実現する形式のものは、これらのMIS構造ダ
イオードの寄生容量に蓄積する電荷を利用したメモリセ
ルの中でも高密度化に秀れているため、大容量の半導体
集積化記憶装置によく使われている。しかし、この形式
の半導体集積化記憶装置では、各メモリセルあたりに電
荷蓄積用のMISダイオードの領域と絶縁隔離領域以外
に、少なくとも1つのMISトランジスタの領域と、こ
の肌Sトランジス外こよって前記MIS構造ダイオード
に接続されるディジット線の領域とが必要でであった。
そして更にディジット線としてMISトランジスタのソ
ース・ドレィン拡散層と同じような拡散層を用いる場合
であれば、この拡散層への配線領域が必要となるが、こ
の配線領域は半導体集積化記憶装置において無視し得な
い面積を占めていた。ディジット線としてこうした拡散
層以外の層を用いる場合は、コンタクトホールの領域が
必要となるがこのコンタクトホール領域は、目合わせ余
裕のためやはり相当の面積を占めた。そのため、従来の
1つのMIS構造ダイオードと1つのMISトランジス
タを用いた形式のメモリセルでは高密度化に限界があっ
た。本発明の目的は、メモリセル1つあたりの占有面積
が小さく、まご‘こ電荷蓄積用のMIS構造ダイオード
領域と絶縁領域だけですみ、高密度化,量産化が容易な
半導体集積化記憶装置を提供することである。
ース・ドレィン拡散層と同じような拡散層を用いる場合
であれば、この拡散層への配線領域が必要となるが、こ
の配線領域は半導体集積化記憶装置において無視し得な
い面積を占めていた。ディジット線としてこうした拡散
層以外の層を用いる場合は、コンタクトホールの領域が
必要となるがこのコンタクトホール領域は、目合わせ余
裕のためやはり相当の面積を占めた。そのため、従来の
1つのMIS構造ダイオードと1つのMISトランジス
タを用いた形式のメモリセルでは高密度化に限界があっ
た。本発明の目的は、メモリセル1つあたりの占有面積
が小さく、まご‘こ電荷蓄積用のMIS構造ダイオード
領域と絶縁領域だけですみ、高密度化,量産化が容易な
半導体集積化記憶装置を提供することである。
本発明による半導体集積化記憶装置は、第1導電型半導
体基板表面の一部領域に形成したアドレス線もしくはア
ドレス線へのりード線を兼用する第2導電型層と、この
第2導電型層の一部表面に形成した薄い絶縁体層と、こ
の薄い絶縁対層表面に形成したデイジット線もしくはデ
イジツト線へのりード線を兼用する導電体層を、備えた
ことを特徴としている。
体基板表面の一部領域に形成したアドレス線もしくはア
ドレス線へのりード線を兼用する第2導電型層と、この
第2導電型層の一部表面に形成した薄い絶縁体層と、こ
の薄い絶縁対層表面に形成したデイジット線もしくはデ
イジツト線へのりード線を兼用する導電体層を、備えた
ことを特徴としている。
本発明において、2進情報はMIS構造ダイオードを構
成する第2導電型層に形成される反転層の寄生容量に電
荷を貯蔵させるか杏かによって記憶させる。
成する第2導電型層に形成される反転層の寄生容量に電
荷を貯蔵させるか杏かによって記憶させる。
すなわち、前記MIS構造ダイオードはその表面側電極
と前記第2導電型層の電位を適当な関係に保つことより
前記反転層を形成することが出来るが、この反転層に第
1導電型電荷担体を貯めるか否かによって2進情報を記
憶させるわけである。本発明において、読み出し動作は
アドレス線を通してもし〈は直接に前記第2導電型層に
バイアスを加えることにより、前記第1導電型半導体基
板、前記反転しないでいる第2導電型層および前記反転
層の間でバィポーラトランジスタ動作を起し、該反転層
に第1導電型電荷担体を注入することによって行なう。
と前記第2導電型層の電位を適当な関係に保つことより
前記反転層を形成することが出来るが、この反転層に第
1導電型電荷担体を貯めるか否かによって2進情報を記
憶させるわけである。本発明において、読み出し動作は
アドレス線を通してもし〈は直接に前記第2導電型層に
バイアスを加えることにより、前記第1導電型半導体基
板、前記反転しないでいる第2導電型層および前記反転
層の間でバィポーラトランジスタ動作を起し、該反転層
に第1導電型電荷担体を注入することによって行なう。
この時、該反転層の電位は、それ以前に第1導電型電荷
担体を貯めていたか杏かで振舞いが異なるので、これを
前記表面側電極を通して読み出すわけである。書き込み
動作は、前記読み出し動作をした後に、前記表面側電極
と前記第2導電型層の間の電位を適当な関係にすること
により、前記反転層を形成したり消去したりできること
を利用する。
担体を貯めていたか杏かで振舞いが異なるので、これを
前記表面側電極を通して読み出すわけである。書き込み
動作は、前記読み出し動作をした後に、前記表面側電極
と前記第2導電型層の間の電位を適当な関係にすること
により、前記反転層を形成したり消去したりできること
を利用する。
反転層を消去した場合には、読み出し動作で反転層に注
入された第1導電型電荷担体は反転しないでいる第2導
電型層を通して前記第1導電型半導体基板へと流出して
しまい、空の反転層を形成できる。反転層を形成した場
合には、読み出し動作で反転層に注入された第1導電型
電荷担体をそのまま貯えた反転層を形成できる。このよ
うにして2進情報を書き込むわけである。次に図面を参
照しながら本発明において採用した構造の詳細およびそ
の動作説明する。
入された第1導電型電荷担体は反転しないでいる第2導
電型層を通して前記第1導電型半導体基板へと流出して
しまい、空の反転層を形成できる。反転層を形成した場
合には、読み出し動作で反転層に注入された第1導電型
電荷担体をそのまま貯えた反転層を形成できる。このよ
うにして2進情報を書き込むわけである。次に図面を参
照しながら本発明において採用した構造の詳細およびそ
の動作説明する。
第1図は本発明の1実施例についてメモリセル部分の構
造を示した断面図である。
造を示した断面図である。
この実施例は、N型半導体基板11,該半導体基板表面
に形成したP型拡散層12(以下Pウェルという)、該
Pゥェル表面に形成したMIS構造ダイオードの表面側
電極を構成する導電体層13,MIS構造を構成する薄
い絶縁体層14,該Pゥェルに接続しアドレス線として
働くP型低抵抗埋め込み層15,絶縁隔離領域を形成す
る厚いフィールド絶縁膜16から構成されている。ここ
で、ディジット線は導電体層13が兼ねており、Pウヱ
ル12,薄い絶縁体層14,導電体層13,とで構成さ
れるMIS構造ダイオードの閥値電圧はIV程度になる
ように作られている。第2図は第1図のメモリセルの動
作を簡便に説明するために用意した等価回路である。
に形成したP型拡散層12(以下Pウェルという)、該
Pゥェル表面に形成したMIS構造ダイオードの表面側
電極を構成する導電体層13,MIS構造を構成する薄
い絶縁体層14,該Pゥェルに接続しアドレス線として
働くP型低抵抗埋め込み層15,絶縁隔離領域を形成す
る厚いフィールド絶縁膜16から構成されている。ここ
で、ディジット線は導電体層13が兼ねており、Pウヱ
ル12,薄い絶縁体層14,導電体層13,とで構成さ
れるMIS構造ダイオードの閥値電圧はIV程度になる
ように作られている。第2図は第1図のメモリセルの動
作を簡便に説明するために用意した等価回路である。
第1図のN型基板11,Pウェル12の反転層以外の部
分およびPウェル表面に形成される反転層17によって
、第2図に示すNPNトランジスタのェミッタ電極21
,ベース電極22,コレクタ電極27がそれぞれ形成さ
れる。第1図の導電体層13,薄い絶縁体層14,Pウ
ェル表面に形成される反転層,によって第2図に示す容
量24が構成される。デイジット線23及びアドレス線
25はそれぞれ第1図の導電体層13及びP型埋め込み
層15に対応する。第3図、第1図のメモリセルの深さ
方向の電位分布を、情報貯蔵時a,b、読み出し時c,
d、書き込み時e,f、のそれぞれ各時点において示し
た模式図である。
分およびPウェル表面に形成される反転層17によって
、第2図に示すNPNトランジスタのェミッタ電極21
,ベース電極22,コレクタ電極27がそれぞれ形成さ
れる。第1図の導電体層13,薄い絶縁体層14,Pウ
ェル表面に形成される反転層,によって第2図に示す容
量24が構成される。デイジット線23及びアドレス線
25はそれぞれ第1図の導電体層13及びP型埋め込み
層15に対応する。第3図、第1図のメモリセルの深さ
方向の電位分布を、情報貯蔵時a,b、読み出し時c,
d、書き込み時e,f、のそれぞれ各時点において示し
た模式図である。
本図では第1図のN型基板11が本図の31に、Pゥヱ
ル12の反転層以外の部分が32に、Pウェル表面に形
成される反転層が37に、表面側電極13が33に、薄
い絶縁体層14が34に、それぞれ対応している。例え
ば、N型基板が3 1を十5Vに固定しておき、表面側
電極を十5V、PウェルをOVに保持した情報貯蔵時を
考えると、第1図のメモリセルを構成するMISダイオ
ードはIV程度の閉館電圧を持っているため、Pゥェル
の表面に反転層が形成される。
ル12の反転層以外の部分が32に、Pウェル表面に形
成される反転層が37に、表面側電極13が33に、薄
い絶縁体層14が34に、それぞれ対応している。例え
ば、N型基板が3 1を十5Vに固定しておき、表面側
電極を十5V、PウェルをOVに保持した情報貯蔵時を
考えると、第1図のメモリセルを構成するMISダイオ
ードはIV程度の閉館電圧を持っているため、Pゥェル
の表面に反転層が形成される。
この反転層が空の場合には、第3図aのように空の反転
層が形成され、反転層の電位は十5Vに近い値となる。
反転層に電子が満ちている場合には、第3図bのように
電子がPゥェル表面に局在している状態になり、反転層
の電位はOVに近い値となる。第1図のメモリセルにお
いて2進情報は、第3図aのように反転層が空もしくは
ほとんど空の状態にあるか、第3図bのように反転層が
電子で満ちているかもしくはほとんど満ちている状態に
あるか、によって記憶する。
層が形成され、反転層の電位は十5Vに近い値となる。
反転層に電子が満ちている場合には、第3図bのように
電子がPゥェル表面に局在している状態になり、反転層
の電位はOVに近い値となる。第1図のメモリセルにお
いて2進情報は、第3図aのように反転層が空もしくは
ほとんど空の状態にあるか、第3図bのように反転層が
電子で満ちているかもしくはほとんど満ちている状態に
あるか、によって記憶する。
読み出し動作は次の手順によって行なわれる。
まず全てのディジット線、すなわち全ての表面側電極3
3を5Vから10Vに変えたのち、これらを感知増幅器
に接続して浮いた状態にしておく。この時、各メモリセ
ルの反転層の電位は反転層が空の場合には十10V位と
なり、電子で満ちている場合は十5V位になる。その後
、読み出すべきメモリセルにつながったアドレス線に第
3図cまたはdのよまうに約6Vの電圧を印加する。こ
の場合、N型基板31は5Vであるから、反転層,Pウ
ヱル,の反転層以外の部分N型基板は第2図に示される
ようなNPNトランジスタを構成し、さらにベース電極
が順方向にバイアスされた状態になる。このためェミッ
タ電極であるN型基板からベース電極であるPウヱルの
反転層以外の部分へ電子が注入される。第3図aのよう
に反転層が空の場合には、第3図cのようにPウェルの
反転層以外の部分へ注入された電子が反転層へ流れ込み
、反転層の電位が十10V位から十5V位まで変化する
。
3を5Vから10Vに変えたのち、これらを感知増幅器
に接続して浮いた状態にしておく。この時、各メモリセ
ルの反転層の電位は反転層が空の場合には十10V位と
なり、電子で満ちている場合は十5V位になる。その後
、読み出すべきメモリセルにつながったアドレス線に第
3図cまたはdのよまうに約6Vの電圧を印加する。こ
の場合、N型基板31は5Vであるから、反転層,Pウ
ヱル,の反転層以外の部分N型基板は第2図に示される
ようなNPNトランジスタを構成し、さらにベース電極
が順方向にバイアスされた状態になる。このためェミッ
タ電極であるN型基板からベース電極であるPウヱルの
反転層以外の部分へ電子が注入される。第3図aのよう
に反転層が空の場合には、第3図cのようにPウェルの
反転層以外の部分へ注入された電子が反転層へ流れ込み
、反転層の電位が十10V位から十5V位まで変化する
。
第3図bのように反転層が電子で満ちていた場合には、
第3図dのように、上記のような電子の流れ込みは生ぜ
ず、反転層の電位も十5V位のままでほとんど変化しな
い。これら反転層における電位変化は、第2図のコレク
タ電極27の変化とみられるのでー容量24,ディジッ
ト線23を通して感知増幅器へと伝えられ、メモリセル
内にあった2進情報が読み出される。
第3図dのように、上記のような電子の流れ込みは生ぜ
ず、反転層の電位も十5V位のままでほとんど変化しな
い。これら反転層における電位変化は、第2図のコレク
タ電極27の変化とみられるのでー容量24,ディジッ
ト線23を通して感知増幅器へと伝えられ、メモリセル
内にあった2進情報が読み出される。
これらの動作は上述の6V位を印加したアドレス線につ
ながる全てのメモリセルに対して並列に行なわれるので
、読み出すべきメモリセルの内容だけ選び出せば読み出
すべきメモリセル内の2進情報が読み出されたことにな
る。こののち、今の読み出しでメモリセル内から失なわ
れた2進情報を次に記す書き込み動作を実施して再書き
こみすることにより、読み出し動作が完了する。
ながる全てのメモリセルに対して並列に行なわれるので
、読み出すべきメモリセルの内容だけ選び出せば読み出
すべきメモリセル内の2進情報が読み出されたことにな
る。こののち、今の読み出しでメモリセル内から失なわ
れた2進情報を次に記す書き込み動作を実施して再書き
こみすることにより、読み出し動作が完了する。
書き込み動作は次の手順によって行なわれる。
まず前記読み出し動作のうち再書き込みする前までの動
作を、2値情報を書き込むべきメモリセルおよびそれと
同じアドレス線につながった全てのメモリセルに対して
行う。これにより、このアドレス線につながる全てのメ
モリセルの反転層が電子に満ちている状態になり、それ
らのメモリセル内にあった2進情報が感知増幅器に一時
的に貯められたことになる。次に、反転層を空にすべき
メモリセルにつながるデイジット線を5Vに、反転層に
電子を満たすべきメモリセルにつながるディジット線を
10 Vにして、前記の書き込むべきメモリセルにつな
がったアドレス線を5V}こする。こうすると、反転層
を空にすべきメモリセルの電位分布は第3図eのように
なり、反転層は消滅して、それまで反転層にあった電子
はN型基板へと流出する。一方、反転層に電子を満すべ
きメモリセルの電位分布は第3図fのよううになり、反
転層には依然として電子が満ちたままになる。こののち
、前記書き込むべきメモリセルにつながったアドレス線
を十OVにし、全てのデイジット線を十5V‘こするこ
とにより第3図a,bの貯蔵状態となる。この書き込み
動作によって、2進情報を書き込むべきメモリセルはそ
の書き込むべき情報に従って書き換えられる。一方、2
進情報を書き込むべきメモリセルと同じアドレス線につ
ながった他のメモリセルは、この書き込み動作前半に読
み出された2進情報に従って再書き込みされる。記憶装
置においては、読み出し書き込み動作が行なわれるメモ
リセル以外のメモリセルでは、その内容がこれらの動作
に関係なく保存されなければならない。
作を、2値情報を書き込むべきメモリセルおよびそれと
同じアドレス線につながった全てのメモリセルに対して
行う。これにより、このアドレス線につながる全てのメ
モリセルの反転層が電子に満ちている状態になり、それ
らのメモリセル内にあった2進情報が感知増幅器に一時
的に貯められたことになる。次に、反転層を空にすべき
メモリセルにつながるデイジット線を5Vに、反転層に
電子を満たすべきメモリセルにつながるディジット線を
10 Vにして、前記の書き込むべきメモリセルにつな
がったアドレス線を5V}こする。こうすると、反転層
を空にすべきメモリセルの電位分布は第3図eのように
なり、反転層は消滅して、それまで反転層にあった電子
はN型基板へと流出する。一方、反転層に電子を満すべ
きメモリセルの電位分布は第3図fのよううになり、反
転層には依然として電子が満ちたままになる。こののち
、前記書き込むべきメモリセルにつながったアドレス線
を十OVにし、全てのデイジット線を十5V‘こするこ
とにより第3図a,bの貯蔵状態となる。この書き込み
動作によって、2進情報を書き込むべきメモリセルはそ
の書き込むべき情報に従って書き換えられる。一方、2
進情報を書き込むべきメモリセルと同じアドレス線につ
ながった他のメモリセルは、この書き込み動作前半に読
み出された2進情報に従って再書き込みされる。記憶装
置においては、読み出し書き込み動作が行なわれるメモ
リセル以外のメモリセルでは、その内容がこれらの動作
に関係なく保存されなければならない。
前述の実施例の場合には、読み出し書き込み動作が行な
われないメモリセルにつながるアドレス線は、第3図a
,bに示すように、OVに保存されている。
われないメモリセルにつながるアドレス線は、第3図a
,bに示すように、OVに保存されている。
一方、ディジット線は、読み出し、書き込み動作が行な
われるメモリセルと同機に、第3図c〜fに示すように
、十10Vか十5Vの電位をとる。そのため、読み出し
書き込み動作が行なわれないメモリセルは最悪の条件で
もゲート電極とPウェル間の電位差が5V以上に保たれ
ているので、メモリセルの内容すなわち反転層の状態は
読み出し書き込みの影響を受けない。読み出し動作のと
きにディジット線が浮いている状態になることがあるが
、この時でもデイジット線は10V近くの値で浮いてい
るため、5V以下に下げることはない。本発明の構造は
、前述の実施例(第1図)でもわかるように、メモリセ
ル1つあたりの面積は電荷蓄積用のMIS構造ダイオー
ドと絶縁領域だけで決まっており、極めて小さな面積の
中に多数個集積することが可能である。
われるメモリセルと同機に、第3図c〜fに示すように
、十10Vか十5Vの電位をとる。そのため、読み出し
書き込み動作が行なわれないメモリセルは最悪の条件で
もゲート電極とPウェル間の電位差が5V以上に保たれ
ているので、メモリセルの内容すなわち反転層の状態は
読み出し書き込みの影響を受けない。読み出し動作のと
きにディジット線が浮いている状態になることがあるが
、この時でもデイジット線は10V近くの値で浮いてい
るため、5V以下に下げることはない。本発明の構造は
、前述の実施例(第1図)でもわかるように、メモリセ
ル1つあたりの面積は電荷蓄積用のMIS構造ダイオー
ドと絶縁領域だけで決まっており、極めて小さな面積の
中に多数個集積することが可能である。
そのため、従来の構造のメモリセルよりも容易に高密度
化が達成できる。本発明の構造を用いると、メモリセル
と同じチップ上に通常のMISトランジスタを容易に形
成できるため、メモリセルと共に周辺回路も含めた集積
化が容易にできる。
化が達成できる。本発明の構造を用いると、メモリセル
と同じチップ上に通常のMISトランジスタを容易に形
成できるため、メモリセルと共に周辺回路も含めた集積
化が容易にできる。
以上、本発明の構造とその動作原理を説明するため、第
1図に主要構造を示した実施の一例を用い、MISダイ
オードの関値電圧を仮にIV位とし、動作電圧としては
第3図に示したように0,5,10Vを用いた。
1図に主要構造を示した実施の一例を用い、MISダイ
オードの関値電圧を仮にIV位とし、動作電圧としては
第3図に示したように0,5,10Vを用いた。
しかし、本発明の実施態様はそれらの例に限られるもの
ではなく、メモリセルの構成には変形も当然あるし、M
ISダイオードの閥値電圧や動作電圧もまたこれに限ら
れるわけではない。他の構造や、導電性を使ったものや
、他の電圧の組み合わせを使ったものも可能である。例
えば前記実施例で用いた0,5,10Vという電圧につ
いても、それら相互の電位差を保持したまま共に一5V
ずつずらし−5,0,十5V‘こするなどしても一向に
構わない。第4図は本発明の他の実施例についてメモリ
セル部分の構造を示した断面図である。
ではなく、メモリセルの構成には変形も当然あるし、M
ISダイオードの閥値電圧や動作電圧もまたこれに限ら
れるわけではない。他の構造や、導電性を使ったものや
、他の電圧の組み合わせを使ったものも可能である。例
えば前記実施例で用いた0,5,10Vという電圧につ
いても、それら相互の電位差を保持したまま共に一5V
ずつずらし−5,0,十5V‘こするなどしても一向に
構わない。第4図は本発明の他の実施例についてメモリ
セル部分の構造を示した断面図である。
この実施例は、N型半導体基板41、該半導体基板表面
に形成したPウェル42、該Pウェル表面に形成したM
IS構造ダイオードの表面側電極を構成する導電体層4
3、MIS構造を実現する薄い絶縁体層44、及び絶縁
隔離領域を形成するフィールド絶縁層16とから構成さ
れており、第1図の実施例とは、フィールド絶縁層の形
とアドレス線もしくはアドレス線へのりード線を低抵抗
化しようとする埋め込み層第1図の15)が略されてい
る点とが違っているが、第1図の実施例と全く同様にし
て動作させることが出来る。さて、以上例示した実施例
では、仮に第1導電型をN型としてまた第2導電型をP
型として説明してきた。
に形成したPウェル42、該Pウェル表面に形成したM
IS構造ダイオードの表面側電極を構成する導電体層4
3、MIS構造を実現する薄い絶縁体層44、及び絶縁
隔離領域を形成するフィールド絶縁層16とから構成さ
れており、第1図の実施例とは、フィールド絶縁層の形
とアドレス線もしくはアドレス線へのりード線を低抵抗
化しようとする埋め込み層第1図の15)が略されてい
る点とが違っているが、第1図の実施例と全く同様にし
て動作させることが出来る。さて、以上例示した実施例
では、仮に第1導電型をN型としてまた第2導電型をP
型として説明してきた。
しかし、これは逆であってもさしつかえない。また、第
1導電型半導体基板表面の一部領域に第2導電型層を形
成する手段として拡散による例を示したが、これもまた
拡散でなければならぬが必然性はない。
1導電型半導体基板表面の一部領域に第2導電型層を形
成する手段として拡散による例を示したが、これもまた
拡散でなければならぬが必然性はない。
例えばイオン注入によっても何らごしつかえないし、も
し必然であるならば選択ェピタキシャルによっても一向
に構わない。導電体もまた金属である必要はなく、例え
ば導電性を充分に具備せしめた半導体であってもよし、
。
し必然であるならば選択ェピタキシャルによっても一向
に構わない。導電体もまた金属である必要はなく、例え
ば導電性を充分に具備せしめた半導体であってもよし、
。
半導体もまたシリコンのような単体のものである必然性
はなく、化合物半導体のようなものでもかまわないし、
強いて云えば無機物である必然性もない。またその結晶
性についても特定することを要しない。単結晶が有用で
あることはもちろんであるが、多結晶であってもよいし
非晶質もまた有効である。絶縁体もまた広い選択の幅を
有する。
はなく、化合物半導体のようなものでもかまわないし、
強いて云えば無機物である必然性もない。またその結晶
性についても特定することを要しない。単結晶が有用で
あることはもちろんであるが、多結晶であってもよいし
非晶質もまた有効である。絶縁体もまた広い選択の幅を
有する。
例えばシリコン酸化物やシリコン窒化物などが一般的で
あり使いやすいが、これに固執する必然性はない。山一
V族化合物半導体を用いるようなときは、そのネィテイ
ブ・オキサィド等もまた有用である。
あり使いやすいが、これに固執する必然性はない。山一
V族化合物半導体を用いるようなときは、そのネィテイ
ブ・オキサィド等もまた有用である。
第1図は本発明の1実施例についてメモリセル部分の構
造を示した断面図である。 この実施例はN型半導体基板11、該半導体基板に形成
したP型拡散層12、該P型拡散層表面に形成したMI
S構造ダイオードの表面側電極でありディジット線もし
くはディジット線へのりード線をも兼ねる導電体層13
、MIS構造を構成する薄い絶縁体層14、P型拡散層
12に連続するように形成したアドレス線もしくはアド
レス線へのり−ド線として働くP型埋め込み層15、絶
縁隔離領域を形成する厚いフィールド絶縁膜16、P型
拡散層表面に形成される反転層17、から構成される。
第2図は第1図のメモリセルの動作を簡便に説明するた
めに用意した等価回路で、N型基板11、P型拡散層1
2、P型拡散表面に形成される反転層によってNPNト
ランジスタのェミッタ電極21、ベース電極22、コレ
クタ電極27が構成され、MIS構造ダィオード‘こよ
って容量24が構成される。 第3図は第1図のメモリセルの動作を説明するためのも
ので、該メモリセルの深さ方向の電位分布を表わす模式
図である。 第4図は本発明の他の実施例であるメモリセルの構造を
示す断面図である。 オー図 才2図 才3図 才4図
造を示した断面図である。 この実施例はN型半導体基板11、該半導体基板に形成
したP型拡散層12、該P型拡散層表面に形成したMI
S構造ダイオードの表面側電極でありディジット線もし
くはディジット線へのりード線をも兼ねる導電体層13
、MIS構造を構成する薄い絶縁体層14、P型拡散層
12に連続するように形成したアドレス線もしくはアド
レス線へのり−ド線として働くP型埋め込み層15、絶
縁隔離領域を形成する厚いフィールド絶縁膜16、P型
拡散層表面に形成される反転層17、から構成される。
第2図は第1図のメモリセルの動作を簡便に説明するた
めに用意した等価回路で、N型基板11、P型拡散層1
2、P型拡散表面に形成される反転層によってNPNト
ランジスタのェミッタ電極21、ベース電極22、コレ
クタ電極27が構成され、MIS構造ダィオード‘こよ
って容量24が構成される。 第3図は第1図のメモリセルの動作を説明するためのも
ので、該メモリセルの深さ方向の電位分布を表わす模式
図である。 第4図は本発明の他の実施例であるメモリセルの構造を
示す断面図である。 オー図 才2図 才3図 才4図
Claims (1)
- 1 第1導電型半導体基板表面の一部領域に形成したア
ドレス線もしくはアドレス線へのリード線を兼用する第
2導電型層と、この第2導電型層の一体層表面に形成し
た薄い絶縁体層と、この薄い絶縁体層表面に形成したデ
イジツト線もしくはデイジツト線へのリード線を兼用す
る導電体層を備えたことも特徴とする半導体集積化記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53146200A JPS6034823B2 (ja) | 1978-11-27 | 1978-11-27 | 半導体集積化記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53146200A JPS6034823B2 (ja) | 1978-11-27 | 1978-11-27 | 半導体集積化記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5572070A JPS5572070A (en) | 1980-05-30 |
JPS6034823B2 true JPS6034823B2 (ja) | 1985-08-10 |
Family
ID=15402381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53146200A Expired JPS6034823B2 (ja) | 1978-11-27 | 1978-11-27 | 半導体集積化記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6034823B2 (ja) |
-
1978
- 1978-11-27 JP JP53146200A patent/JPS6034823B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5572070A (en) | 1980-05-30 |
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